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[参考译文] TPS3823:当复位 IC 的 RESET 信号当前被输出(输出低电平)时、外部信号的变化是否影响复位逻辑?

Guru**** 2531980 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1256801/tps3823-when-the-reset-signal-of-the-reset-ic-is-currently-being-output-output-low-does-the-variation-in-external-signals-affect-the-reset-logic

器件型号:TPS3823

您好!

我 正在查看数据表中提供的时序图、
我注意到、它仅包括上电触发的复位和 WDI 触发的复位的时序信息。 没有关于 MR (主复位)方面的信息。

但是、在检查方框图时、我注意到此复位 IC 具有这三种触发机制、所有这三种机制都向复位逻辑块发送信号。

当查看由电压变化触发并导致复位的电路时、它看起来是一个比较器电路。 根据时序、当电压下降(导致运算放大器 OP 的输出为低电平)时、它会触发复位逻辑内的复位电路、从而产生复位输出。

不过、如时序图中的红圈所示、电压会迅速回升至正常电平、导致 OP 输出再次变为高电平。

从低电平转换为高电平时、复位逻辑的信号输入实际上非常短暂。

但是、RESET 输出在(T? + TD)时间。

这是否意味着当复位逻辑电路触发 RESET 输出操作时、复位逻辑块的运行不会受到外部 MR 信号变化的影响? 无论 MR 引脚的输入如何变化、它始终会完成固定复位时序。

从当前对电压变化引起的复位时序的理解来看、它似乎是这样工作的。

或者、激活复位功能后、MR 引脚的状态是否仍会影响复位输出? 例如、如果 MR 信号在复位信号完成 TD 时间之前被拉高、这是否会影响复位过程?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Martin:  

    对于此器件、来自 VDD 阈值的 RESET 生效优先于 MR、然后是 WD。 当 RESET 由于 VDD 低于阈值而置为有效时、它只会在 VDD 再次高于阈值时取消置位。 另一方面、如果 WD 将 RESET 置为有效、则在 MR 开始保持低电平或 VDD 低于阈值时、它不会取消置位。 此外、从失效事件(即 VDD 高于阈值或 MR 返回高电平或 wd 故障)至 RESET 信号的上升沿期间、任何复位失效的延时 TD 都会应用。

    杰西