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[参考译文] TLC5923：TPD 持续时间

admin
Guru**** 2550860 points
Other Parts Discussed in Thread: TLC5923

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1241453/tlc5923-tpd-duration

器件型号：TLC5923

您好！

我的设计中包含 TLC5923、我尝试了解时钟和 SOUT 之间的 TPD。
根据数据表、最大时钟频率为30MHz、即脉冲宽度为33ns、而 TPD 为30ns。
TPD 看起来非常接近脉冲宽度。 这就意味着、如果我需要在 TLC5923和 FPGA 之间添加一个电平转换器、电平转换器的 TPD 应该约为1.5ns、这是非常小的 TPD。 我对吗？ 如果没有、您能否解释我缺少什么？

谢谢。
弗列尔

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    TI__Guru**** 2550860 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    30MHz 是时钟频率的最大值、30ns 是 TPD 的最大值。

    您可以使用较低的时钟频率、使脉宽长于 TPD。

    我认为您不需要在 TLC5923和 FPGA 之间添加电平转换器。

    谢谢！

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    TI__Guru**** 2550860 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    只是为了确保我理解清楚：

    1.在下一个时钟周期前、SOUT 是否没有必要具有有效值？
    2.如果是这样，TLC5923如何将输出电压与右正弦联系起来，而不是与下一个正弦联系起来？
    3.如需 SOUT 在下一个时钟周期之前具有有效值、为什么 TPD 大于一个时钟周期的时间(例如添加电平转换器)才有效？

    提前感谢、
    弗列尔

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    TI__Guru**** 2550860 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    SOUT 将在 SCLK 上升沿之前准备为"右侧"状态、只有这样才能将"右侧"信号输入到下一个器件。

    这个过程是通过内部电路实现的、描述起来并不容易。  

    30ns TPD 是最大值、  在实际应用中它可以小于30ns。

    如果 SOUT 可能在 SCLK 的下一个上升沿之前处于正确状态、则它可以正常工作。

    正如您提到过的、SCLK 的脉冲宽度为33ns、TPD 的最大值为30ns、因此2个 SCLK 上升沿之间的周期为33ns、大于30ns Tpd、所以在下一个 SCLK 之前可以准备 Sout。

    谢谢！