This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] LMG1020:上升时间(TR)高于预期

Guru**** 2578945 points
Other Parts Discussed in Thread: LMG1020

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1369136/lmg1020-rise-time-tr-higher-than-expected

器件型号:LMG1020
主题中讨论的其他部分: 鳄鱼夹

工具与软件:

您好、TI 团队、

我对 LMG1020 GaN 驱动器的上升时间 tR 有疑问。 我的设置:LMG1020直接连接到 EPC2019、中间没有任何栅极电阻器。 布局尽可能紧凑。 GaN 在导通时通过10k 电阻器在6.5V 电压下切换为零(因此晶体管在切换相当小的负载)。

遗憾的是、性能不如我所希望的那么好。 根据 数据表、驱动器的典型输出上升时间应该大约为375ps @ pF 负载。  EPC2019 的输入电容(CISS)典型值为。 254 pF 和示波器+电缆在测量信号时为栅极驱动器输出增加了另一个20+60 pF 负载。

在此设置中、测得的 LMG1020的上升时间为1.20ns、因此速度降低了约3.2倍、但它也驱动的容性负载是数据表中规定的上升时间的3.3倍。

数据表中未提供"上升时间与负载间的关系"、因此我想知道这两个值之间是否存在一些线性相关性? 您能否为此驱动器提供一张"上升时间与负载间的关系"图? 我测得的上升时间是否合理?

指的是 此论坛中已经提出的一个问题、有人遇到了 EPC2001C GaN FET 的类似问题、与我的 GaN FET 相比、它的输入电容要高得多、并试图实现小于1ns 的上升时间。 该主题似乎是解决了,但已找到一个解决方案在私人和没有公布。

我期待您的回答!

卢卡斯

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    我想添加一些额外的背景信息:评估模块 LMG1020EVM-006 使用与我的项目中相同的组件、但其宣传内容为"210ps 典型上升/下降时间"。

    我的 GaN 通过10k 电阻器将上述6.5V 电压切换为零的下降时间(80-20)顺便也是900ps、因此明显更长。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Lucas:

    我们有关此器件的专家今天不在办公室、下周还会回来。 他可能需要解决详细问题。 但是、驱动器的上升和下降时间将取决于容性负载、这是一个变量。 因此、GaN FET 增加的有效电容将产生效果。 由于上升和下降时间非常短、栅极驱动环路中的寄生电感将非常关键、并会影响性能。

    此致、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Lukas:

    很抱歉耽误你的时间。 证实了 Richard 所说的、栅极驱动器的上升和下降时间确实受容性负载的影响(负载越大、上升/下降时间越长)。 布局和寄生效应等其他因素也会影响上升和下降时间。

    遗憾的是、我们 没有 LMG1020的上升/下降时间与负载之间的关系数据。 您可以通过确保布局布线尽可能短(输入和输出)、并且 VDD 旁路电容器介于0.1uF 到1uF 之间、尺寸小(0201)且尽可能靠近驱动器来缩短上升/下降时间。  您还应该使用带有"尾纤"弹簧接地夹的示波器探头、而不是标准鳄鱼夹、以尽可能减少寄生效应。

    LMG1020EVM 产品页面未更新、未反映修订版用户指南的400ns 内容。 400ns 也适用于栅极驱动器 IC、而不是整个 EVM。

    谢谢。
    鲁巴斯

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Rubas:

    感谢您的回复! 在我看来、我的布局已经尽可能地优化了。 但是、我将0.1uF (0201)与10uF (0402)并联用作 VDD 旁路电容器、显然尽可能靠近 IC。

    为何建议将旁路电容器值保持在给定的限值范围内? 我个人不太明白、如果旁路电容大于建议的值、对于栅极驱动器输出端的上升/下降时间有何关键因素? 您可以详细说明一下吗?

    此致、

    卢卡斯

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Lukas:

    抱歉、我想说0.1uF 至10uF。 这些是针对 VDD 旁路的典型电容器值、而且电容值变大并不一定会损害系统、过大可能会减慢 VDD 充电速度。 但我本应该更清楚说明该器件、因为 提及旁路电容器的主要目的是确保高效地完成布局、这对于 GaN 应用而言非常重要。 如果布局已经过优化、请在探测信号时尝试使用尾纤法、以减少测量信号时可能出现的寄生现象。

    谢谢。
    鲁巴斯

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Rubas:

    感谢您的回复! 因此、基本而言、关键在于我的 GaN FET 及其容性负载是限制因素。 为了获得更快的开关边沿、我必须重新考虑此部件。

    感谢您的帮助!

    卢卡斯

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    没问题! 是的、主要影响上升和下降时间的是容性负载。

    谢谢。
    鲁巴斯