[参考译文] UCC28070：PFC 应用

尊敬的 Renan：  

我想指出的是、300ms 远不止"几毫秒"；它代表了50Hz 的15个完整周期。   
在此期间、输出电压可能会明显超出稳压范围(取决于负载电平)、VAO 输出电压会饱和至其钳位电平。  

在这些条件下、占空比最大、当交流线恢复时(尤其是在高压线)、电感器电流可能会达到过高的水平。  
通常、每个通道的峰值限制(由 PKLMT 引脚设置)应限制逐周期电流的高水平、并且电路应设计为适应这些峰值。  
我不知道 TIDA 设计是否已经在您描述的交流压降条件下进行了测试。  

在任何情况下、如果 从峰值电流超过预期限制阈值到 MOSFET 实际关断之间存在显著的延时时间、则关断延迟可能会允许过多的峰值电流、从而可能导致电感器饱和并/或超过 MOSFET 额定值。   
例如、如果您希望将漏极电流限制为10Apk (例如)、但总关断延迟会导致额外的1us 导通时间、则在 MOSFET 实际关断和 FET 发生过载之前、电流可能已上升到20Apk。 (这只是一个示例。)  

关断延迟可能来自电流检测放大器带宽有限、CSA、CSB 输入端的过量 R-C 滤波、PKLMT 比较器到栅极驱动传播延迟(<100ns)和栅极电压放电延时。    

请检查所有涉及的时间延迟、并确定在总延迟期间 IPK 上升多高、并验证电源元件的额定值是否能够承受最坏情况下的峰值电流(通常是在最高输入电压下)。 识别和校正任何可以减少延时时间的模块、从而避免对功率级进行过度设计。  

此致、
Ulrich