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[参考译文] UCC28711:UCC28711

Guru**** 2391415 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1409335/ucc28711-ucc28711

器件型号:UCC28711

工具与软件:

您好! 我已经根据文档创建了 SMPS  "用于电机驱动器的400V 到690V 交流输入50W 隔离式反激电源参考设计"。

原理图如下、PCB 布局以相同的方式完成。

我按照指南创建它、我目前正在测试它。 到目前为止、我已确认在600Vdc 输入下输出为1A (请参阅图1和2)。 然而、我有一些问题、因此我无法在实验中进一步升高电压。

  1. 本文档说明了以下情况:在较低电压下(当上部开关齐纳二极管 V < Vin 时)、图19显示了 VDS 中没有振铃。 但在我的实验波形中、我可以看到振铃(请参阅图3)。

  2. 按照该指南设计的 SMPS 开始在400Vdc 输入下工作、这也发生在我的实验中。 但是、当我连接示波器的无源探头来测量上部开关的 Vgs 时、电路在300Vdc 输入下运行、而不应该这样做。 这种异常运行是否可能是由于示波器无源探头中存在电容造成的? (请参见图4和图5)
    (CH1:D13V、CH2:Vout、CH3:下部 FET Vds、CH4:上部 FET Vgs // Vin:290Vdc)

  3. 在 Nomarl 工作条件下、通过差分探头测量上开关 Vgs、测试图如图5所示。 在下部开关关闭时、似乎已经关闭 on.because、上部开关 Vgs 为5~6V。 我想它是否在衡量错误。 并且我预计 Vgs 会上升到12V、因为并联齐纳二极管的额定电压为12V。但是、它仅达到78V。(当然、我还在指南文档中确认 Vgs 仅达到78V。)

  4. 鉴于下部 FET 上的振铃以及从第2点和第3点观察到的情况、上部 FET 是否始终导通?

图1 (CH1:D13V、CH2:Vout、CH3:LOWER FET Vds、CH4:LOWER FET Vgs // Vin:500Vdc)

图2.  

(CH1:D13V、CH2:Vout、CH3:下部 FET Vds、CH4: 下部 FET Vgs // Vin: 500Vdc)

图3 (CH1:D13V、CH2:Vout、CH3:LOWER FET Vds、CH4:LOWER  FET Vgs // Vin: 500Vdc)

图4  CH1:D13V、CH2:Vout、CH3:LOWER FET Vds、CH4:LOWER FET Vgs // Vin:290Vdc)

图5  CH1:D13V、CH2:Vout、CH3:LOWER FET Vds、CH4:LOWER FET Vgs // Vin:290Vdc)。

在正常情况下、较低的开关 Vds 低于。 有时它的剂量没有振铃、有时会有振铃。 我想这是为什么。

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    Hi Seungpyo、

    感谢您联系我们。

    首先、有关共源共栅反激、请参阅以下可能有帮助的文章。

    https://www.ti.com/document-viewer/lit/html/SSZTBZ61。

    您是指 DCM 振铃吗? 我认为这将取决于负载和为应用选择 Lm、从而最终决定开关频率。 Lm 越大、Fsw 越低、可能会出现 DCM 振铃。 这应该没问题。

    2.探测上部 FET 时、建议使用差分探头。  您观察到的是通过 th 探头产生的一些耦合、这可能会干扰 VS 引脚检测、使其以较低的输入电压启动。

    3和4. 请参阅此应用手册

    https://www.ti.com/lit/ta / ssztbz6/ssztbz6.pdf?ts = 1725644086569&ref_url=https%253A%252F%252Fwww.google.com%252F#:~:text=It%20is%20important%20to%20have,capacitor%20in%20parallel%20with%20ZC

    此致、

    Harish

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    感谢您的答复。 但是、仍有一些未解决的问题。

    这是关于第3点和第4点的问题。

    当 Vin 大于 Vzc 时、我对这个过程的理解如下

    1) 1) Cc 充电、2)当下部开关导通时、3) Cc 为 CG 充电、4) S2导通。  

    5)关闭 S1时,6) CG 的能量移回 Cc 和7)上部开关关闭。

    但是、我不明白为什么即使下部开关关断、上部开关的 Vgs 也会测量到电压。 从图中可以看出、测量的电压大概为5V (使用差分探头)。 请参阅随附的图。

    (CH2:Vgs_upper 开关、CH3:Vds_lower 开关、CH4:Vgs_upper 开关@Vdc_input:600V)

    在随附文件中、放电过程说明 CG 的能量移至 Cc、因此不应在 CG 上测量电压。

    此外、考虑到 STD2N95K5 MOSFET 的 Vgs (th)为 min。 3V 时、我担心测得的电压可能已经开启上部开关。

    因此、我想知道在遵循 TI 的参考设计时、这种电压行为是否是典型的。

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    Hi  Seungpyo、

    如何测量上部 MOSFET 栅极电压? 仅需确保使用差分探头测量的电压没有任何偏移。

    理想情况下、当下 FET 关断时、上 FET 源极上的电压应该会 升高、那里的 Vgs 应该低于阈值。 充电可能未分流到 Cc 中。 请检查上部 FET 的栅极上 Vz2的钳位。 这可以钳制该 NDE。

    此致、

    Harish

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    您好! 我进行了如下实验、反映了您的反馈。

    经过仔细考虑、我想提出其他问题。 我理解您一定很忙、但如果您能查看它们、我会很感激。

    首先、我测量了建议的齐纳二极管的电压以及每个开关的 VDS。

    • 以下波形来自输入为550Vdc 的实验。
    • CH1:较低 FET Vds、CH3:较高 FET Vds、CH4:Vzener_gate_upper
    • 问题1. :当输入电压> Vzc (输入电压:550Vdc >输入电压:约678V)时、上部 FET 不会出现 Vds。 然而、在我的例子中、有时 VDS 会随机施加、有时不会施加。 两个 FET 的 VDS 在关断期间不规律地测量。
    • 问题2. :关于这个问题,我分析了低 FET 和上 FET 的关断时间。
    • 我的观点 :在我的实验波形中,低 FET 和高 FET 之间的 Vds 差值小于50ns。
    • 我的结论 :因此,它的运行就像 Vin > Vzc ,但由于 S1和 S2的关断时间没有显著差异(>50ns),我认为操作是随机的。
    • 怀疑原因 :尽管我使用了 TI 网站上推荐的 PCB 插图、但我怀疑栅极驱动器电路可能具有稍长的 PCB 布线、从而会产生寄生电感。
    • 我的潜在解决方案 :我正在考虑降低栅极驱动器电阻或添加关断二极管作为潜在的解决方案。

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    Hi  Seungpyo、

    很抱歉、我没能快速回复、因为还有其他事情发生。

    我认为您的分析是正确的。 关断延迟的一些显著差异可能会导致上 FET 出现这种随机 VDS 行为。

    我认为、除了优化下部 FET 的关断之外、上部开关 Vds 的显示还将在很大程度上取决于低侧 FET 上的钳位发生速度。 这意味着顶部 FET 的齐纳二极管跨接在其栅极上、栅极上的电容应快速放电、从而更大限度地减少上部 FET 中的此关断延迟。 您可以参阅此报告、其中根据低侧开关漏极电压绘制了开关节点。 我认为这在很大程度上取决于开关节点的振铃和两个 FET 的关断时间。

    https://www.ti.com/lit/ug/tidt266/tidt266.pdf?ts = 1726197429537

    此致、

    Harish  

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    感谢您在百忙之中作出的回复。 不过、我有几个问题。

    1.我做的是650V 输入电压的实验。

    2.将上 MOSFET 的栅极电容从4800pF 更改为3200pF、并将栅极电阻调整为8欧姆

    3.因此,我能够实现稳定的导通和关断行为

                                                   (CH3:下部 FET、CH1:上部 FET、@650Vdc)

                                                  (CH3:下部 FET、CH1:上部 FET、@1000Vdc)

    4.然而,与您提供的指导相反,即使在 Vin > Vzc 的情况下,我仍在观察上部 MOSFET Vds 上的电压。

    5.我想了解原因。

    6、我的意见是,虽然 Vin > Vz,但 Vin + N*Vout + Vspike 之和超过 Vzc。 因此、它会钳制在 Vzc、剩余的电压施加到上部 MOSFET。

    感谢您对我的分析作出答复。

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    您好!

    在你们的支持下、我已经成功地使用通过 TI 提供的 PCB 基准建立的 SMPS 完成了实验。

    但是、我制作了参考文献的副本、我根据文档编号设计了电路、使用了相同的元件。 但是、PCB 布局的设计有所不同。

    但是、我设计的 PCB 的 SMPS 无法正常工作。 我已经确定了以下问题。 如果您认为此问题是由我已确定的问题以外的原因引起的、请随时分享您的观点

    1. 在初始3脉冲运行期间、施加到分流电阻器的电压过高。 此时 Vin 为350Vdc。 正常运行的 PCB SMPS 情况、此值大约低于300mV。 但在本例中、大约超过500mV。 如果 Vin 大于350Vdc、则初始3脉冲的 PWM IC 将停止。   
    2. NTC 引脚信号正确。 我想 CS 或 VS 引脚有问题。
    3. 在分流 R 上、我最初使用了0.9欧姆的电阻器、但由于高分流电压、我更换了这个电阻器。 目前安装了一个0.3欧姆电阻。 下面的波形为0.3欧姆。
    4. CS 引脚上的电压也很高、因此我将值修改为 R:0.9k、C:200pF。  下面的波形为 R:0.9k、C:200pF。
    5. 尽管发生了这些变化、但在3脉冲运行期间、分流电压仍为500mV、即使在空载和非运行状态下也是如此。
    6. 变压器和 MOSFET 与基准中使用的元件相同。 只有 PCB PATTEN 不同。  

      我想知道您的意见、我如何操作此 PCB 板?

    请查看下面的波形。

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    你好  

    感谢您联系我们。

    在启动期间的3个探索性脉冲期间、施加到 CS 引脚电阻器上的电压应接近(min)值。 500mV 似乎位于较高侧。 您是否已尝试更换 IC 以查看此处是否有任何问题? 这受峰值电流控制并遵循控制律。 因此、尽管更改了感测电阻、但可能没有区别。 Vs 信号看起来非常失真、这也会产生影响。

    请告知我们您的观察结果。

    此致、

    Harish

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    收到以下评论后、我更换了 PWM IC、但问题仍然存在。

    我认为这是 PCB 布局的影响造成的。 我在原理图中所示的红色框中为元件布置了一个宽接地平面。 此外、对于分流电阻器、我在总线配置中将其接地。

    所有其他无源器件以及变压器和 MOSFET 都是相同的。 但是、我不禁认为这些异常行为是 PCB 布线的影响造成的。

    如果您有任何其他意见或评论、请随时与我们分享。 谢谢你。

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    你好

    感谢您的答复。

    我认为控制器信号的 GND 看起来很长。 理想情况下、C1负极的控制器信号 GND 应大面积覆铜。 栅极返回看起来很长、需要对此进行检查。 您显示的框需要像建议的那样宽、但所有这些都需要是一个持续的大浇注区域才能有效。

    此致、

    Harish