[参考译文] TPS63020：输出放电- PG 引脚的电流能力

尊敬的 Fabio：

电源正常引脚基于开漏结构、这意味着该引脚没有源能力。 多数情况下。 其余电阻连接到 Vout 或 Vin 等其他电源。

则最大电流能力由该电阻和连接的 VDD 决定。

推荐使用 TPS631011、该器件集成了放电功能。

此致

TAO

您好、Tao、
感谢您的答复。

是的、我明白此引脚是一个开漏配置(无源)。
我的意思是、该电阻器可以是多低？
在示例中、"TPS61033是一种具有高达50 mA 电流能力的开漏 NMOS 架构"。 是这样吗？

谢谢你

尊敬的 Fabio：

哦、我明白了你的观点。

FET 内部的电阻为4K-40K。 此外、仅当触发电流限制时、PG 才为低电平、这意味着 PG 在大多数情况下都保持高电平。

此致

TAO

您好、Tao、  

听起来不错。
感谢您的澄清。

因此、 当转换器被禁用(EN =低电平)时、电源正常状态最终会被拉至低电平。
可以粗略估算一下如何计算放电时间(仅考虑电源正常引脚路径)

T =(R_pg + R_ON_MOSFET)* Cout * log (1/r)、 其中：
 - R_pg 是上拉电阻器、  
 - R_ON_MOSFET 可以在4K-40k 之间变化(最 慢放电时间的最坏情况为40k)
 - Cout 输出电容、
 - r  的放电端子电压比

谢谢！

Fabio

尊敬的 Fabio：

否、当器件被禁用时、FET 内部关闭。 那么、恐怕我们无法使用该引脚进行放电。

此致

TAO

您好、Tao、

感谢您的留言。
对于不同的上拉电阻值、当 EN 设置为低电平时、我已执行了以下测量。
在放电期间、总输出电容约为~250uF。

可以看出、改变电源正常引脚上的上拉电阻器会产生不同的放电延迟。  

例如、当使用4.7k 上拉电阻时、虽然我们的预期值只是稍低一些、但我们的测量值大约为5.6s。 这 可能是由您提到的 N-FET 的内阻(4K-40k？)导致的。   
我们只想 了解  考虑到该内部电阻、延迟增加的最坏情况是什么。

感谢您的支持。

尊敬的 Fabio：

似乎是在禁用器件时将 PG 拉至低电平、否则放电时间应该没有差异、对吧？

Vin 在基准测试中是否施加？

是的、FET 内部的电阻为4K 至40K。

此致

TAO