[参考译文] TDA4VP-Q1：ADA4VP-Q1：高速接口和 LPDDR4设计指南问题。

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1469525/tda4vp-q1-ada4vp-q1-high-speed-interface-and-lpddr4-design-guidelines-questions

器件型号：TDA4VP-Q1

工具与软件：

尊敬的 SIRs：

我目前正在审查 TDA4VP 的布局设计、并找到了两个与布局相关的设计指南。但是、我对内容有一些疑问。能否提供详细的解释？谢谢你。

该文档提到 CK、CMD_ADDR 和 CTRL 组拓扑上不应有残桩、但表2-6指出每个迹线的最大过孔数为4。您能否澄清这一矛盾？

文档规定："所有测试和探头接入点必须排成一条直线、不得有任何分支或残桩。" 但是、据我所知、大多数高速信号都使用带状线设计、而 LPDDR4 IC 通常采用 BGA 封装设计。这是否意味着任何 LPDDR4信号都不能有测试点？由于如果添加测试点、必然会存在分支。

3.在表2-6中、"过孔计数差异"的最大值为0。这是否意味着仅差分对信号的过孔数量必须相同、或者它是否也适用于 CK、CMD_ADDR 和 CTRL 组拓扑？

4.在表2-6中提到了术语"中心到中心 CMD_ADDR、CTRL 到其他 LPDDR4布线间距"。在这种情况下、"CTRL"指的是哪些特定信号？

5.表2-7中提到"RSD1中心到中心间距(时钟网类别之间)"一词。 "时钟网类别"中包括哪些特定信号？ "RSD1"代表 DQS 信号吗？"RSD2"代表 DQ 和 DM 信号吗？

6.在表2-7中,两者的区别是什么 "RSD2中心到中心间距(信号网类别之间)" 和 "RSD2中心到中心间距(信号网类别内)" ？

7.在 Jacinto7 AM6x、TDA4x 和 DRA8x 高速接口设计指南 文件中指出、 "TI 建议过孔残桩短于15mil。" 为什么此要求比前几表中提到的值更严格？

8.为什么表3-7和表3-11规定最大存根数为0、而在文档后面、最小存根长度是定义的？

9 个月前

0 admin 9 个月前

TI__Guru**** 2468610 points

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1) 部分信号将路由至 LPDDR4存储器器件的两个组(CLK、CA 等)。这些信号最多可以有4个通路(在处理器、T 分支、MemBank A 和 memBank B 上)。此拓扑没有残桩迹线(可能是过孔残桩)

2) 2)对于测试点-您可以在 BGA 焊盘(处理器和/或存储器)处使用穿孔过孔作为测试点。由于过孔残桩长度也可能是一个问题、因此请考虑在早期设计中这样做-在量产设计中可能移除(取决于您的 LPDDR4裕度)。这不会产生任何残桩线迹。

3)每个计时组应匹配。示例-字节通道内的信号都应具有相同数量的过孔。但不同时序组之间的信号不需要保持一致。示例字节通道和命令/地址组不需要匹配过孔。

4) 4) CTRL 为 CKE 和 CS。请注意、这些间距是建议值。可能可以根据您的堆叠/仿真进行调整。

5) 5) RSD1是一个拼写错误、应为 DRS1。是- DRS1指 DQS 信号、DRS2指整个字节组信号

6) 6)与#5类似、RSD2是拼写错误、应为 DSR2。同一字节组的信号之间。示例 D0和 D1。之间的信号是其他字节组的信号。示例 D0和 D8。

7) 15密耳是一个一般性意见/指南,并不是任何特定接口的硬性要求。是-与特定接口表建议相比、了解其限制更加严格。请使用特定的接口建议(表)

8) 是的-可以更清楚。 "DP 布线上允许的残桩数"应改为"DP 布线上允许的残桩网数/布线数"。过孔残桩是在其他建议中处理的。

0 admin 9 个月前

TI__Guru**** 2468610 points

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感谢您回答我的大部分问题。我还有几个问题需要您的帮助来澄清。请在下方查看。感谢你的帮助。

=> 如果在早期设计阶段、如果在 BGA 焊盘上设计了穿孔过孔、应该如何在大规模生产阶段去除它们？是否应替换为 激光过孔 或者 过孔背钻 ？如果只移除测试点、那也不会创建测试点 过孔残桩 ？

=>是指信号的同一个时序组、如 CS 和 CKE 两人都属于 CK 时序组 ？如果是、根据我随附的图、这是否会被视为违反指南？

5) 5) RSD1是一个拼写错误、应为 DRS1。是- DRS1指 DQS 信号、DRS2指整个字节组信号

=>根据' RSD1中心到中心间距(时钟网类别之间) '这是指 DDR0_CKP 与时钟网类别中其他信号(DDR0_CKN 除外)之间的间距吗？

RSD1中心到中心间距(时钟网类别内)

根据" RSD1中心到中心间距(时钟网类别之间) '这是指 DDR0_CKP 和 DDR0_CKN 之间的间距吗？

6) 6)与#5类似、RSD2是拼写错误、应为 DSR2。同一字节组的信号之间。示例 D0和 D1。之间的信号是其他字节组的信号。示例 D0和 D8。

=>根据我所附的图表、这是否会被视为违反准则？

RSD2中心到中心间距(信号网类别内)<=3w (16.5mil = 5.5*3)

0 admin 9 个月前

TI__Guru**** 2468610 points

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2) 可以使用微过孔/激光技术或背钻过孔残桩来控制过孔残桩长度。在需要测试点的早期设计中、可以扩展微通孔/或将其替换为钻孔以访问测试点。如果使用背钻、则只需针对那些有兴趣进行探测(离开过孔)的点跳过背钻步骤。测试点通常只是添加到现有过孔的焊盘...因此需要移除焊盘和部分过孔。

3)我理解的困惑。并不违反。由于 CLK、CKE 等与两个 LPDDR 组连接、CS 将具有不同数量的过孔、但 CS 为每个组具有单独的信号。

5)"在 CLK 网类别之间"意味着类似于 DDR0_DQS0P 和 DDR0_DQS1P (不同的时钟组)。不提供"In CLK Net Class"、它是 DDR0_CKP 和 DDR0_CKN 之间的间距、由您的 PCB 堆叠进行定义、以获得正确的差分阻抗。

6)指南中有一条注释、即各国建议短距离间距可以放松、特别是在 BGA 分接区域。表2-6的注4和表2-7的注7

处理器（参考译文帖）

处理器（参考译文帖）(Read Only)

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