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[参考译文] PROCESSOR-SDK-J784S4：有关串行器/解串器环回配置的阐释

admin
Guru**** 2399305 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1476323/processor-sdk-j784s4-clarification-on-serdes-loopback-configuration

器件型号：PROCESSOR-SDK-J784S4

工具与软件：

您好！

我们在 TRM 中确定了一个部分提到 SerDes 可配置为环回模式："对于线路侧和并行侧、提供串行位流和并行字环回。"

我们需要确认以下事项：
1.如果使用`CSL_SERDES_Loopback_SER`启用环回、它是否会模拟 TX 差分对到 RX 的连接？
`CSL_SERDES_LOOPEN_LINE`的行为是否就像输入和输出连接到外设端一样？

谢谢你。

此致、
Romain

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    TI__Guru**** 2399305 points
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    您的问题最初已 分配给 Shreyas

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    TI__Guru**** 2399305 points
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    您好！

    我想知道支持团队中的任何人是否有机会对此进行研究或分享任何见解？

    谢谢！

    此致、
    Romain

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    TI__Guru**** 2399305 points
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    Romain,

    很抱歉在我的 ooo 期间回复晚了。

    串行环回是内部 TX 到 RX 环回。

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    TI__Guru**** 2399305 points
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    我还没有完成 Loopback_line、因此我不确定这会做什么、我必须研究一下。

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    TI__Guru**** 2399305 points
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    线路侧环回涉及 RX 引脚绕过解串器和串行器环回至 TX 引脚。

    FarEnd 环回通过 DeSer (RX 侧)、然后再次通过串行器(TX 侧)到达 TX 引脚。

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    TI__Guru**** 2399305 points
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    您好！

    感谢您的回答。 我假设 FarEND 回送与串行回送相对应、或者它是另一种类型？

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    TI__Guru**** 2399305 points
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    否、FarEnd 环回与串行环回不同。

    串行环回是从 TX BIST 到 RX；Farend 环回涉及到 RX 引脚的外部连接以及在 TX 侧的外部连接。

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    TI__Guru**** 2399305 points
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    感谢您的回答。 我相信我现在明白了。 为了澄清配置、应将串行器/解串器环回设置为禁用模式、因为环回是在外部针对 FarEnd 模式实现的。 此外、代码中似乎不存在此配置模式。 我是对吗？

    typedef uint32_t CSL_SerdesLoopback；
    #define CSL_SERDES_LOOPEN_DISABLED (0U)
    #define CSL_SERDES_Loopback_LINE (1U)
    #define CSL_SERDES_Loopback_SER (2U)
    #define CSL_SERDES_Loopback_NEPAR (3U)
    #define CSL_SERDES_Loopback_FEPAR (4U)
    #define CSL_SERDES_Loopback_RECOVEREDCLOCK (5U)
    #define CSL_SERDES_Loopback_TXONLY (6U)
    #define CSL_SERDES_Loopback_PCS (7U)
    #define CSL_SERDES_Loopback_ISI (8U)
    #define CSL_SERDES_Loopback_TXONLY_LFPS (9U)

    此致、

    Romain

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    TI__Guru**** 2399305 points
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    Romain,  

    FEPAR 是 FarEnd 并行环回模式、可将其置于 FarEnd 模式。