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器件型号：DRA785 工具与软件：
您好！
根据 DRA78x TRM sysboot[5]控制 ADC 时钟分频器：
0：2分频(假设 SYS_CLK1 = 27MHz)
1：无分频(假设 SYS_CLK1高达20MHz)
我们的问题是、使用20MHz 的 SYS_CLK1同时使用 sysboot[5]=0会产生什么影响？
是否仅导致 ADC_CLK 变慢或是否有其他副作用？
此外、是否可以在启动后覆盖 SW 中的2分频？
背景是、我们可能会遇到这样的问题：即使我们在 sysboot[5]上有一个上拉电阻并且 SYS_CLK1=PCB 20MHz 上的其他元件在某些情况下也可能会将 sysboot[5]引脚拉至低电平。 因此、问题是、除了以较慢时钟运行的 ADC 之外、是否存在任何不利的副作用。
作为一个附带问题:什么是 sysboot[6]的影响?
TRM 仅提到它是保留的、必须拉至低电平。 它是否可能导致启动速度缓慢或延迟？
BR、
Jacob
