[参考译文] PROCESSOR-SDK-J784S4：在 PSDK10.1中的 Uboot 中启用 CPSW9g 支持

您好、  

默认情况下、SDK 在 u-boot 上不支持 CPSW9G。  

您需要通过引用更改将旧版本移植到新版本。  

此致、  

Sudheer

您好：

我也对此感兴趣。 我们使用 Yocto 构建代码、我们决定将内核(升级到6.6)和 U-Boot (升级到2024.04)。

我签出了标签10.01.10、并在此基础上应用了我们的 DTS 更改。 它会进行编译(对 am65-cpsw-nuss.c 和 Kconfig 进行了细微更改)。 遗憾的是、CPSW9G 在 U-Boot 中无法正常工作。 它在使用 SDK8.2 +补丁时运行良好。

如果有人能够组装需要做的事情以使其再次工作、这将是很好的。

Suman Anna 为8.2 SDK 生产的大多数补丁似乎已经在标签10.01.10上安装。 是这样吗？ 要使 CPSW9G 在 U-Boot 中运行、还需要什么？

此致、

/BO

你(们)好

Unknown 说：

Suman Anna 为8.2 SDK 生产的大多数补丁似乎已经在标签10.01.10上安装。 是这样吗？ 要使 CPSW9G 在 U-Boot 中工作、还需要什么？

是的、大多数更改都可用。
我认为、您仍然需要进行额外的更改才能为 CPSW9G 启用 PSIL 映射、SGMII 启用表单驱动程序并从 board_lay_init 配置所需的串行器/解串器。

此致、
Sudheer

谢谢 Kumar、

PSIL 映射已就位。 运行该模式的用户可能需要 SGMII；我们在所有三个端口上运行 RGMII。

在 board_rate_late_init 中映射 SERDES 时、我收到以下错误消息：

U-Boot 2024.04-ti-g821fb6c64491 (Apr 09 2025 - 11:51:29 +0000)

SoC: J721E SR2.0 HS-FS
Model: Schneider Electric AS-P-3
DRAM: 2 GiB
/drivers/clk/clk-uclass.c:112-clk_get_by_index_tail() prop: returning err=-2
Core: 149 devices, 33 uclasses, devicetree: separate
MMC:
Loading Environment from SPIFlash... /drivers/mtd/spi/spi-nor-core.c:4001- spi_nor_soft_reset() jedec_spi_nor flash@0: Software reset enable failed: -524
/drivers/soc/ti/k3-navss-ringacc.c:1020- k3_nav_ringacc_init() k3-navss-ringacc ringacc@2b800000: Ring Accelerator probed rings:286, gp-rings[96,20] sci-dev-id:235
/drivers/soc/ti/k3-navss-ringacc.c:1025- k3_nav_ringacc_init() k3-navss-ringacc ringacc@2b800000: dma-ring-reset-quirk: disabled
/drivers/spi/cadence_qspi.c:1599-cadence_spi_mem_do_calibration() cadence_spi spi@47050000: Pattern not found. Skipping calibration
SF: Detected w25q128 with page size 256 Bytes, erase size 64 KiB, total 16 MiB
*** Warning - bad CRC, using default environment

In: serial@2800000
Out: serial@2800000
Err: serial@2800000
Failed to probe am65_cpsw_nuss driver
/drivers/clk/clk-uclass.c:112-clk_get_by_index_tail() prop: returning err=-2
/drivers/clk/clk-uclass.c:112-clk_get_by_index_tail() prop: returning err=-2
/drivers/clk/clk-uclass.c:112-clk_get_by_index_tail() prop: returning err=-2
/drivers/clk/clk-uclass.c:112-clk_get_by_index_tail() prop: returning err=-2
/drivers/phy/cadence/phy-cadence-sierra.c:1122-cdns_sierra_phy_probe() cdns,sierra serdes@5000000: PHY not found 0x7364 vs 0x0
Sierra init failed:-22
Net: /net/eth-uclass.c:454- eth_initialize() No ethernet found.
Hit any key to stop autoboot: 0
=>

是否需要设置时钟？

此致、

/BO

您好、

Unknown 说：

PSIL 映射已就位。 运行该模式的用户可能需要 SGMII；我们在所有三个端口上运行 RGMII。

J784s4上的 CPSW9G 不支持 RGMII。

>>/drivers/phy/cadence/phy-cadence-sierra.c：1122-CDNS_Sierra_phy_probe () CDN、Sierra SerDes@5000000：找不到 PHY 0x7364与0x0
确保 SERDES 模块已启用、并且还定义了器件树配置。
CONFIG_PHY_Cadence_torrent=y
CONFIG_PHY_J721E_wiz=y

此致、
Sudheer

您好、

Unknown 说：

J784s4上的 CPSW9G 不支持 RGMII。

抱歉、忘记提及我们在 J721e 平台上。

定义了串行器/解串器模块并提供了配置(Sierra、而不是 Torrent、因为我们有 j721e)：