[参考译文] PROCESSOR-SDK-AM64X：AM64x GPMC 信号容差过大、以及为什么这些容差

谢谢 Ryan、

60mm 比我们考虑的133MHz 距离大约10mm。 在闭合时序时、请考虑电路板传播延迟。 您的存储器/FPGA 的设置/保持时间要求是什么？

1)器件时序比数据表文档更严格。
我们保持比必要更严格的要求、以补偿可能不匹配的布线长度、高噪声电源等
导致偏差的另一个因素与将模式组合在一起有关。 例如、1.8V 和3.3V、上升和下降转换组合在一起、并具有一个通用时序。 但是、1.8V 下的上升/下降时序比3.3V 更严格地匹配。

2)在器件的生命周期内(请参阅数据表中的通电小时数)、在器件工艺、电压极限和温度极限范围内都能保证时序

3)为每个器件固定、随着器件老化、会出现一定的漂移。 随机值。

4)我们重新计算输出时序(见下文)、为 slop 留下0.5ns 的裕度。 请告诉我们、您可以使用这些参数满足建立时间/保持时间、这样我们就可以更新数据表。
CLK :计时是保守的,但没有在计时分析中检查,因此不能更新
GPMC_CS ：最小：F - 1.28,最大：F + 1.34
GPMC_AD[15：0] ：最小：j - 1.37、最大：j + 1.92
(如果是32位数据而不是16位数据、则时序不适用)

此致。