工具/软件：
我们将新的编译内核刷写到 hydra 板、但发现访问 FPGA 寄存器效果不佳。
经过一些调查、我们发现 GPMC0_FCLK_MUX 上没有输出。
我们根据 https://software-dl.ti.com/tisci/esd/latest/5_soc_doc/j7200/clocks.html 设置时钟
电源域=<&K3_PDS 115 1>；
Clocks =<&K3_CLKS 115 0>；
时钟名称="fck"；
有关详细更改、请参阅此处的 https://gitlab.apps.ge-healthcare.net/212743540/hydra_bsp/-/commits/gpmc-debug
我们还测试了 SYSCLKOUT0 (引脚 V1) MCU_SYSCLKOUT0 (引脚 C20)和 MCU_OBSCLK0 (引脚 C16)、它们也没有输出。 我认为这些时钟应该运行良好。
您能否请在您这边测试这些时钟引脚的输出、并分享为了使时钟输出正常工作、需要哪些额外的配置？ 非常感谢。
除了使用示波器测试时钟信号外、我们还读出相关的时钟配置寄存器、如下所示。
我们发现这些寄存器值在 uboot 和内核中相同、启用 GPMC 驱动程序不会更改 CTRLMMR_GPMC_CLKSEL、这是否应该发生？
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寄存器名称/地址。 |
CTRLMMR_WKUP_MAIN_PLL0_CLKSEL 0x43008080 |
PLL0_HISDIV_CTRL3 0x0068008C |
CTRLMMR_GPMC_CLKSEL 0x001080D0 |
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数据值 |
00800000 (位23) |
0000800e (位15、启用 clk OUT1、) |
00000000 |
