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[参考译文] DRA829J：更改时钟源的过程

admin
Guru**** 2335040 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1515600/dra829j-procedure-to-change-clock-source

器件型号：DRA829J

工具/软件：

尊敬的 TI 团队：

我们通过相应寄存器中的 CLK_SEL 字段更改许多模块的时钟源。
但是、我们想澄清一下、除了设置 CLK_SEL 位以更改时钟源之外、是否还需要一条额外的触发 RST 的指令。

您能否澄清一下、我们是否可以更改父时钟而不随后触发向外设发送 RST 信号？

提前感谢您。

此致、
António μ s

  • 0
    TI__Guru**** 2335040 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、

    通常、停止外设后、您需要 更改/设置 时钟。
    我们有一个用于模块开/关的 Sciclient API 调用。

    请参阅下面的 Scliclient API 指南以了解更多内容。
    https://software-dl.ti.com/jacinto7/esd/processor-sdk-rtos-jacinto7/10_01_00_04/exports/docs/pdk_jacinto_10_01_00_25/docs/apiguide/j721e/html/group__SCICLIENT__FMW__PM__IF.html#ga329b967edc51edad7a5ac1a1b86a2035

    Unknown 说：
    您能否澄清一下、我们是否可以更改父时钟而不随后触发向外设发送 RST 信号？

    少数模块不允许更改父时钟、这些模块使用  其他模块使用的同一 PLL。

    此致、
    Sudheer

  • 0
    TI__Guru**** 2335040 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好 Sudheer,
    感谢您的快速答复。

    实际上、我们并未使用您的答案中提到的 API。
    我们仅在 MCU_R5F 内核上执行电路板配置、与 M3内核(SYSFW)没有交互。
    这是我们的顺序:
       PLL 配置
       2.时钟选择(它只设置 CLK_SEL 位字段)
       3.电源配置

    因此、我们有一个专用接口来选择每个模块的源时钟。
    使用这种方法、我们是否需要在更改#2中的父时钟后触发 RST 信号？

    Unknown 说：
    一些模块使用 与 其他模块相同的 PLL、不允许更改父时钟。

    在哪里可以找到不允许更改父时钟的模块列表？
    是否有任何模块即使它们有多个时钟选择选项、也无法更改(按硬件)？

    谢谢你。
    António μ s

  • 0
    TI__Guru**** 2335040 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、

    Unknown 说：
    下面是我们的序列：
       PLL 配置
       2.时钟选择(它只设置 CLK_SEL 位字段)
       3.电源配置[/报价]

    您是否将"Board_init"与可接收的配置(如"Board_init_pll"、"Board_init_module_clock")结合使用？
    以上内容将在对讲机管理、PM 配置结束时使用 sciclient 呼叫。

    Unknown 说：
    因此、我们有一个专用接口来选择每个模块的源时钟。
    使用此方法、我们是否需要在更改#2中的父时钟后触发 RST 信号？

    如果直接更改模块的时钟源、应 在时钟更改之前关闭模块、然后打开。
    有关更多详细信息、请参阅 SDK 中的 TI 示例。

    Unknown 说：
    是否有任何模块、即使它们有多个时钟选择选项、也无法更改(按硬件)？

    您可以更改所有具有多个时钟源的模块的时钟。

    [引述 userid="594518" url="~/support/processors-group/processors/f/processors-forum/1515600/dra829j-procedure-to-change-clock-source/5825971 #5825971"]
    Doredla Sudheer Kumar 说:
    少数模块不允许更改父时钟、这些模块使用  其他模块使用的同一 PLL。

    在哪里可以找到不允许更改父时钟的模块列表？

    [/报价]

    我的意思是、不允许改变 PLL 频率、因为多个 HSDIV 取决于 PLL 频率。
    当您尝试更改时钟频率时、无法成功意味着不支持更改时钟。

    此致、
    Sudheer

    [/quote]