[参考译文] TDA4VM：TIDL 层问题

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Other Parts Discussed in Thread: TDA4VM, SK-TDA4VM

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1501230/tda4vm-tidl-issue-with-slice-layer

器件型号：TDA4VM

工具/软件：

大家好！

我们遇到的网络架构如下所示的问题：

该网络使用 EdgeAI TIDL 工具 v09_01_08_00 (PSDK v09.01.00.06)进行编译、不会出现错误、并在 PC 仿真模式下正确执行。浮点和量化定点结果之间的输出结果比较如下所示。

但是、当我们在目标(TDA4VM)上运行编译后的网络时、会得到不同的结果(见下图)。

我们分析了每一层的结果、并在第一个卷积层观察到结果不匹配。输出似乎以某种方式损坏(我们怀疑存在一些与片层中数据缓冲区的就地修改相关的同步问题、而在第二个卷积中使用相同的数据、因为当删除片层时网络运行正常)。我们尝试在切片分支上执行一些计算以避免就地修改缓冲区(例如、通过在切片层之前和之后引入添加层和子层的组合)、但问题仍然存在。

我们尝试使用最新的 EdgeAI TIDL 工具(v10_01_04_00)编译网络、并使用最新的 PDSK v10.01.00.04在其中运行。但是、即使使用最新的工具和 PSDK 版本、问题仍然存在。这是一个已知问题、是否有人会知道如何缓解该问题？

我附上下面的 ONNX 模型、以便您重现问题并提出可能的解决方案。

e2e.ti.com/.../TestNetwork.zip

此致、

Mladen

4 个月前

0 admin 4 个月前

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您好；

感谢您问这个问题。您正在使用哪个 EVM (目标)？您能给我提供确切的型号吗？

谢谢。此致

Wen Li

0 admin 4 个月前

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您好、

我们使用 SK-TDA4VM 评估板(https://www.ti.com/tool/SK-TDA4VM)作为目标。

此致、

Mladen

0 admin 4 个月前

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你好 Mladen；

感谢您的信息。我找到了与您现在相同的电路板。

您能否与我们分享您的"model_configs.py"文件？

如果没有、您能否向我们发送您的模型配置部分？如下所示。因此、我们可以基于具有相同配置的 ONNX 文件运行您的模型。

再次感谢您

WEN

0 admin 4 个月前

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尊敬的 Wen Li：

实际上,这并不是那么简单,因为我们调整了 onnxrt_ep.py 脚本,这样它就可以处理带有原始数据的输入量,所以我需要与您分享我们的整个基础设施(这是不可能的)。我可以为您准备一个原始格式的示例输入数据和预编译的 TIDL 工件、以便您在终端运行推理我还可以在编译期间捕获详细日志、并在需要时将其发送给您。请告诉我这对您重现问题是否有帮助。

此致、

Mladen

0 admin 4 个月前

TI__Guru**** 2328790 points

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你好 Mladen；

听起来好主意。我认为这会对我们有所帮助。

谢谢。此致

Wen Li

0 admin 4 个月前

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尊敬的 Wen Li：

我附加工件(包括原始数据输入和完整的编译日志)以供参考。

请注意、我们通过将层替换为 Conv 层来解决该问题、但这仅在 TDA4VM 平台上有效。我们还在 TDA4AL 平台(带有此 SOM 的 EVM 板： https://www.ti.com/tool/J721S2XSOMXEVM)上对其进行测试、并且存在相同的问题(即使层替换为转换层)。

此致、

Mladen

e2e.ti.com/.../test_2D00_network_2D00_artifacts.zip

0 admin 3 个月前

TI__Guru**** 2328790 points

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您好、Wen Li、

是否有关于此问题的消息？

此致、

Mladen

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