[参考译文] TDA4VM：如何在 J721E (TDA4VM)上将 UFS MCLK 配置为26 MHz–board-cfg 时钟文件位置&amp；过程

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1519932/tda4vm-how-to-configure-ufs-mclk-to-26-mhz-on-j721e-tda4vm-board-cfg-clock-file-location-procedure

器件型号：TDA4VM

工具/软件：

尊敬的 TI 支持团队：

我们使用 SDK 10。

我正在开发 J721E (TDA4VM)、需要在26 MHz 上运行 UFS 控制器的 MCLK。

使用、 k3conf 我可以看到相关的时钟 ID：

root@j721e-evm：~# k3conf dump clock 277.
------------------------------------------------------------------------------------ |
| VERSION INFO |
------------------------------------------------------------------------------------ |
| K3CONF |(版本0.3-nogit Builded Thu Jul 25 14：13：02 UTC 2024)|
| SoC | J721E SR1.1 |
| SYSFW | ABI：4.0 (固件版本0x000a '10.0.8--v10.00.08 (Fiery Fox))|
------------------------------------------------------------------------------------ |

|-------------------------------------------------------------------------------------------------------------------------------- |
|器件 ID |时钟 ID |时钟名称|状态|时钟频率|
|-------------------------------------------------------------------------------------------------------------------------------- |
| 277 | 0 | DEV_UFS0_UFSHCI_HCLK_CLK | CLK_STATE_READY | 250000000 |
| 277 | 1 | DEV_UFS0_UFSHCI_MCLK_CLK | CLK_STATE_READY | 19200000 |
| 277 | 2 | DEV_UFS0_UFSHCI_MCLK_CLK_PARALY_GLUELOGIC_HFOSC0_CLKOUT | CLK_STATE_READY | 19200000 |
| 277 | 3 | DEV_UFS0_UFSHCI_MCLK_CLK_PARALT_Board_0_HFOSC1_CLK_OUT | CLK_STATE_READY | 0 |
| 277 | 4 | DEV_UFS0_UFSHCI_MCLK_CLK_PARALT_POSTDIV3_16FFT_MAIN_1_HSDIVOUT6_CLK | CLK_STATE_READY | 19200000 |
| 277 | 5 | DEV_UFS0_UFSHCI_MCLK_CLK_PARALT_Board_0_EXT_REFCLK1_OUT | CLK_STATE_READY | 0 |
| 277 | 6 | DEV_UFS0_UFSHCI_MPHY_REFCLK | CLK_STATE_READY | 0 |
|-------------------------------------------------------------------------------------------------------------------------------- |

目标
•使 ID 1 (MCLK)使用26 MHz 处的父 ID 3 (HFOSC1/EXT_REFCLK1)。

3 个月前

0 admin 3 个月前

TI__Guru**** 2328820 points

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您好、

我相信您正在使用定制电路板。您电路板上的振荡器时钟频率是多少？

- Keerthy

0 admin 3 个月前

TI__Guru**** 2328820 points

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嗨、keerthy

我们使用 19.2MHz pf_8pf_10ppm

中断

0 admin 3 个月前

TI__Guru**** 2328820 points

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你(们)好

以上是 UFS 的时钟输入和源。

        ufs_wrapper: ufs-wrapper@4e80000 {
                compatible = "ti,j721e-ufs";
                reg = <0x0 0x4e80000 0x0 0x100>;
                power-domains = <&k3_pds 277 TI_SCI_PD_EXCLUSIVE>;
                clocks = <&k3_clks 277 1>;
                assigned-clocks = <&k3_clks 277 1>;
                assigned-clock-parents = <&k3_clks 277 4>;
                ranges;
                #address-cells = <2>;
                #size-cells = <2>;

                ufs@4e84000 {
                        compatible = "cdns,ufshc-m31-16nm", "jedec,ufs-2.0";
                        reg = <0x0 0x4e84000 0x0 0x10000>;
                        interrupts = <GIC_SPI 17 IRQ_TYPE_LEVEL_HIGH>;
                        freq-table-hz = <250000000 250000000>, <19200000 19200000>, <19200000 19200000>;
                        clocks = <&k3_clks 277 0>, <&k3_clks 277 1>, <&k3_clks 277 1>;
                        clock-names = "core_clk", "phy_clk", "ref_clk";
                        dma-coherent;
                };
        };

[引述 userid="517502" url="~/support/processors-group/processors/f/processors-forum/1519932/tda4vm-how-to-configure-ufs-mclk-to-26-mhz-on-j721e-tda4vm-board-cfg-clock-file-location-procedure ]| 277 | 3 | DEV_UFS0_UFSHCI_MCLK_CLK_PARENER_Board_0_HFOSC1_CLK_OUT | CLK_STATE_READY | 0 |

这个时钟没有开启、因为它显示为0。这是26 MHz 上的26M (HFOSC1/EXT_REFCLK1)吗？

- Keerthy

0 admin 3 个月前

TI__Guru**** 2328820 points

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您好 Keerthy

我想问的是如何将 DEV_UFS0_UFSHCI_MCLK_CLK_PAREN_Board_0_HFOSC1_CLK_OUT 设置为26M。

中断

0 admin 3 个月前

TI__Guru**** 2328820 points

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您好、

我咨询了时钟专家。问题您是否已将26M 晶体振荡器连接到 HFOSC1？如果不是通过 HFOSC0、我们将无法准确得出频率为26M 的值。

- Keerthy

0 admin 3 个月前

TI__Guru**** 2328820 points

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您好 Keerthy

明白

谢谢你

中断

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