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[参考译文] TDA4AL-Q1:LPDDR4 接口的时序参数

Guru**** 2480345 points
Other Parts Discussed in Thread: TDA4AL-Q1

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1531530/tda4al-q1-timing-parameters-for-lpddr4-interface

器件型号:TDA4AL-Q1


工具/软件:

您好团队:

 

我们 在其中一种设计中采用了 TDA4AL-Q1 处理器、希望以 4266MT/s 数据速率为 LPDDR4 接口进行信号完整性仿真。

因此、我们需要 TDA4AL 处理器的以下参数对应的时序规格值。 目前、TDA4AL 数据表没有 LPDDR4 接口的时序规格。

输出时序参数:

  • tCKCA、tCKCS、tCKCKE:相对于 CK 的 CA、CS、CKE 预启动延迟(最小值和最大值)
  • tDQSDQ:相对于 CK(最小值和最大值)的 DQ/DM 预启动延迟
  • tCKDQS:相对于 CK 的 DQS 延迟

输入时序参数:

  • VdIVW (mV)、TdIVW1 (UI)、TdIVW2 (UI):数据读取眼图模板参数值 (min)。
  • TdiPW (UI):最小读取数据脉冲宽度
  • VIHL_AC_DQ (mV):如果对信号达到最低峰值电平有任何额外要求、则添加了眼罩。

请尽快做好必要的工作。

此致、

Hoysalachar N

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    您好、

    请参阅布局和布线指南应用手册、其中提供了有关执行仿真的信息。

    https://www.ti.com/lit/pdf/spracn9

    此致、
    Kevin

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    您好、Keven、

    感谢您的意见、我们正在考虑使用此应用手册来设计 PCB。

    但对于信号完整性仿真、我们需要满足上述时序要求 来验证 TDA4AL 时的仿真结果。  我们必须 以 4266MT/s 的更高数据速率模拟和验证 LPDDR4 接口。

    请做必要的,谢谢!

    此致、

    Hoysalachar N

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    很抱歉、我们没有为 LPDDR4 控制器提供任何时序参数。  上述应用手册中指定了所有必需的设计参数。

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    您好、Escler、

    感谢您的反馈。  

    应用手册 SPRACN9 包含 LPDDR4 眼图模板的设计参数。 但我担心数据速率 4266MT/s 的眼图宽度要求为 0.7*UI

    对于数据读取、根据 JEDEC、即输出 无效 窗口 对于 LPDDR4 存储器芯片、为 0.3*UI(下图 FYR)。 TDA4AL 需要 0.7*UI 眼宽 (TdIVW)、如果我们认为 LPDDR4 存储器 DQ 信号的 0.3*UI 窗口无效、则无法实现这一点、因为 PCB 也会增加一些抖动。 因此、以下是一些问题、请尽快提供您的反馈。

    1、 TDA4AL 的这一 0.7*UI 眼宽 (TdIVW) 要求不包括 DRAM 内存无效窗口 0.3*UI ?

    2、如果我需要包括 DRAM 内存无效窗口 (0.3*UI),那么 PCB 的 0.7*UI 要求应该有所放宽。 请您确认一下吗?

    以下是 JEDEC 规范和 TDA4AL 应用手册中有关上述问题的屏幕截图。

    JEDEC 规格:

    添加了应用手册中的 TDA4AL TdIVW 要求:

    此致、

    Hoysalachar N

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    您好团队:

    我们正在等待您的反馈、您能否查看并返回到上述问题。

    此致、

    Hoysalachar N

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    您好、

    我的理解是、您 不需要向读取掩码添加 0.3 UI。  

    此致、
    Kevin

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    尊敬的 Kevin:

    感谢您的反馈。

    此致、

    Hoysalachar N