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[参考译文] AM6548:DDR4 布线指南 — 关于"A3"段长度/延迟的说明

Guru**** 2482225 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1553063/am6548-ddr4-routing-guidelines---clarification-on-a3-segment-length-delay

器件型号:AM6548


工具/软件:

您好、  

我参考了 DDR4 电路板设计和布局布线指南 (https://www.ti.com/lit/an/spraci2a/spraci2a.pdf)、并对“A3"长度“长度匹配有疑问。

指南文档中的相关屏幕截图:

我的问题是:  每个 A3 段的长度/延迟是否相同?

例如、假设第一个 A3 段(在第 1 个和第 2 个 SDRAM 器件之间)的延迟为 75ps。
如果第二个 A3 段(在第 2 个和第 3 个 SDRAM 器件之间)的延迟为 85ps、是否可以接受?
两者都远低于最大 A3 长度 125ps、但不会相互匹配。

谢谢你。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    否、A3 段不需要匹配。  它们都需要保持在最大 125ps 传播延迟以下。  训练将调整每字节的延迟、以便这些延迟长度可能会有所不同。

    此致、

    James

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    太棒了、谢谢。