[参考译文] TDA4AEN-Q1：LPDDR 所需的引脚封装延迟

随附。

e2e.ti.com/.../7220.J722S_5F00_TDA4VEN_5F00_TDA4AEN_5F00_AM67_5F00_Pkg_5F00_DDR_5F00_Net_5F00_Delay_5F00_Report.csv

此文件没有 CSn_0_1/CSn_1_1、并且它具有 CHP 上不存在的额外引脚 (ddr0_atb0、ddr0_atb1、ddr0_bg1)。  列表中的 CSn 只显示 ddr0_cs0_n 和 ddr0_cd1_n、没有指示 CSn 是哪个。   评估板设计 PROC170 上没有对引脚延迟的解释是什么？

这是因为早期数据手册中的引脚标记有误。  因此、创建 XLS 时、其名称与该数据手册相匹配。

DDR0_RAS_N（引脚 M3）实际上是 DDR0_CSN0_1

DDR0_CAS_N（引脚 M4）实际上是 DDR0_CSN1_1

您没有带有引脚编号的版本吗？   

自创建以来、我们尚未更新该文件。  我们没有包含引脚编号的版本。  该文件仅包含引脚名称和封装延迟。

那么、为什么评估板 PROC170 上的这些引脚延迟不是吗？   

抱歉、我不理解您的问题。  CVS 电子表格是封装延迟、而不是 PROC170 的 PCB 板延迟。

我的布局基于 PROC170 电路板的评估板布局（对于 TDA4AEN-Q1）。  该应用手册强烈建议您精确复制评估板以获得最佳结果。   评估板的板级配置文件在信号上没有任何引脚延迟。   这与此有关。

查看布线规格后、看起来引脚延迟都在布线容差范围内、因此实际上并不需要它们。

我们使用 Allegro 进行 PCB 设计、但我们通常不使用 Allegro 进行时序分析。  由于我们正在设计 DDR 控制器、因此在时序时使用了更复杂的电路工具。 这可能是为什么该信息不包括在 Allegro 设计中。

我不熟悉 Allegro 的所有约束管理器功能 — 我不知道可以将封装延迟添加到 PCB 延迟中以创建总延迟。  我认为、您正在讨论的内容将对您/客户有所帮助。

标准流程是包括封装产品的引脚延迟、尤其是对于所有类型的 DDR。  在 FPGA 控制器中、引脚延迟可能很大。  它 Allegro 还包括所有计算中的过孔。