工具/软件：
您好：
我在 TMS320C6655 上进行 SW 加载时遇到问题、这促使我研究了器件的复位和电源序列。
根据数据表、只有在 SYSCLK1 已稳定后、POR_N 才应变为高电平：
现在、我将在实验室中对其进行测试。 我根据数据表以正确的顺序拉高 Resets（第一个：RESET_N、第二个：POR_N、第三个：RESETFULL_N）、并且只有在所有电源轨都已经处于高电平 (CVDD、CVDD1、1.8、1.5) 后、所有这些电源轨才会被拉至高电平。
从一些不清楚的原因来看、我可以看到 SYSCLKOUT (7) 只有在 POR_N 被拉高后才会稳定、不管我在 RESET_N 到 POR_N 之间延迟了多少时间
您能否澄清为什么会发生这种情况？
Ohad
你（们）好
我已经知道、如果您在数据表第 83 页上查看、您可以看到两者都有 SYSCLK1 和 SYSCLK7 是在包含 PLL 和多路复用器的同一硬件链后创建的：
因此,我想这需要时间 SYSCLK7 激活工作所需的时间相同 SYSCLK1 从同一个起点开始,这就是为什么我在实验室测量中将 SYSCLK7 作为 SYSCLK1 的指示 ?
这不是正确的吗?
另一个问题： SYSCLK7 是否仅在 POR_N 信号的情况下启动 ？
谢谢、
Ohad
您好、
是的、过去、时钟在 POR_N 变为无效之前的 30ms 内处于活动状态。
BTW、
关于该问题、我还注意到、当 CVDD/CVDD1 开启时、DSP 的 1.5v 输入增加到 1V、在 1.5v 实际激活之前很久、它恰好在 CVDD/1 导通时发生。
您过去是否遇到过这样的问题、即其他 DSP 电压由于其他电压上升的内部影响而上升？
DSP 对这种现象的态度是什么,是禁止的? 它是否会损坏 DSP 的可靠性或行为？
Ohad
您好 Ohad、
通过搜索相关的 e2e 帖子、似乎解答了您遇到的问题：
TMS320C6678：上电序列期间的电源轨泄放（从 1.0V CVDD1 到 1.5V DVDD15）
C665x 勘误表中记录了相同的“使用说明“：
Document-pdfAcrobat TMS320C6652/54/55/57 多核定点和浮点 DSP SR1.0（修订版 C）
此致、
Kyle
您好、
基于内核之前的 I/O、看起来可以、因为我们设法在 1.5v (VDDR) 启动之前获得 1.8V 的电压。 但是、如果我们在 I/O 之前运行 Core、则会得到以下结果：
1.5V 在 1.8V 之前开始上电。 音频正常吗？
Ohad
Ohad、
上面的勘误表说明了从 VDDT 流向 VDDR 的漏电流、因此我希望在任何一种情况下都能看到通过平坦区域的漏电流：
RE：引导失败。 您正在使用什么引导接口/介质？ 您能否观察到 ROM 执行+引导加载程序的一些进度？ 软件执行是否从 ROM 移交给系统引导软件？
谢谢、
Kyle
尊敬的 Kyle：
由于 CVDD1 和 VDDT 在您所述的同一电源相位上电以及 DVDD15 和 VDDR1-4 上电、因此我们将每个相位的电压连接在一起、使其来自同一个电源：
这意味着 VDDT 与 VDDR 之间的影响相同、发生在 CVDD1 与 DVDD15 之间。
“那有什么问题吗?
Ohad
