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[参考译文] AM62L：LPDDR4 信号的阻抗要求

admin
Guru**** 2486065 points
Other Parts Discussed in Thread: AM62L

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1550826/am62l-impedance-requirements-for-lpddr4-signals

器件型号：AM62L


工具/软件：

尊敬的 TI 团队：

我们目前正在使用设计定制电路板 AM62L 软件 LPDDR4 并且注意到 LPDDR4 信号布线的阻抗要求存在差异。

  1. 在中 EVM 原理图 、指定的阻抗为：

    • 66Ω 指定 LPDDR4_CK_P/N

    • 80Ω 指定 LPDDR4_DQSx_P/N

  2. 不过、在中 EVM 布局 、路由如下：

    • 100Ω 差分

    • 50Ω 单端

  3. 在中 LPDDR4 布线指南 文档中、建议：

    • 80Ω 差分

    • 40Ω 单端

我们随附了原理图、布局和布线指南文档的屏幕截图、以供您参考。

您能否请确认为我们的定制电路板应遵循哪些阻抗值、从而确保信号完整性。

期待您的指导。

此致、
Jaydip

  • 0
    TI__Guru**** 2486065 points
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    DDR 指南应用手册的参数是“典型值“、因此您可以更改这些参数、但我建议进行适当的功率感知电路板仿真、以证明信号完整性。

    我不知道原理图与布局之间的差异、我来检查一下。

    此致、

    James

  • 0
    TI__Guru**** 2486065 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、James：

    感谢您的答复。

    请查看指南并确认正确的阻抗要求、以便我们可以继续进行布局。

    此致、

    Jaydip   

  • 0
    TI__Guru**** 2486065 points
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    您好、James：

    您能否确认典型的阻抗要求、以便我们进一步改进布局？

    此致、

    Jaydip   

  • 0
    TI__Guru**** 2486065 points
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    您好 Jaydip、典型阻抗为 40-50 欧姆 SE 和 80-100 欧姆差分。  我们在应用手册中将 40/80 列为典型值、但一些客户使用了 50/100。  正如您所指出的、我确实确认了我们在 EVM 上使用了 50/100。   

    此致、

    James

  • 0
    TI__Guru**** 2486065 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    我们将对 AM62L + LPDDR4 进行布线、并根据 80Ω 应用手册中的 40Ω SE/LPDDR4 比较建议、遇到了一个实际限制。
    环境中
    • James 提供的 TI 反馈： “40–50Ω 单端和 80–100Ω 差分的阻抗是典型值。 我们在应用手册中将 40/80 列为典型值、但一些客户使用了 50/100。 我确认我们在 EVM 上使用了 50/100。“
    • 在我们的堆叠中、 要实现 40/80 标准 、需要~6.80mil 的布线宽度； 在这种宽度下、在密集区域保持 1W 的线对间距变得非常具有挑战性。
    • 在 50/100 下、~4.20mil 布线是可行的、并且我们可以 始终保持≥1.5W 的间距、这与 EVM 类似。
    建议
    继续使用 50Ω 单端 100Ω 差分 信号、以执行以下操作：
    • LPDDR4_CK_P/N 和 DQSx_P/N (100Ω DIFF)、
    • 所有 LPDDR4 单端信号（（50Ω SE：Addr/CTRL/DQ 等）。
    检查/询问
    1. 请确认 AM62L 在 50/100 和 40/80 方面不需要进行特殊的 IO/ODT 设置更改（我们假设标准 EVM 设置有效）。
    1. TI 出于利润原因而更喜欢严格保持在 40/80 的网络？ （为了保持一致性，我们计划在 LPDDR4 接口上使用 50/100。）
    2. 我们仍将满足标准 LPDDR4 限制：
      • 根据 AM62L 指南确定的 CK/DQS 对内和字节间偏差预算、
      • 字节通道内长度匹配
      • ≥1W 间距可实现串扰控制、实心参考平面连续性和过孔数最小化。
    如果没有异议、我们将继续讨论 50/100 、以确保可制造性和间距、同时与 EVM 保持一致。
  • 0
    TI__Guru**** 2486065 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    1.不一定。  您可能需要更改电路板的驱动强度和端接设置。  我们用于 EVM 的值是特定于该板的

    2.不, 保持界面的一致性。  处理器和存储器对整个总线都有 ODI/ODT 设置、您不希望每条总线内有任何阻抗不匹配

    我没有看到任何问题。  除了 50/100 阻抗外、您似乎还遵循了应用手册中的所有指导原则（顺便说一下，我们计划更改应用手册以更好地指明 50/100 是可以的）。   您将要执行板级仿真吗？  这将让您对成功的设计更有信心。

    此致、

    James