工具/软件:
您好!
我正在使用评估板上的 40 引脚用户扩展接头上的跳线测试 J722S 在环回 (MAIN_SPI2:MASTER <> MAIN_spi0:slave、或 MCU_spi0:master <> MAIN_spi0:slave) 配置中的 MCSPI 从模式。
当使用“spidev_test"程序“程序完成传输测试时、我似乎看到从机端倾向于在(看似)内核内等待时挂起。
命令读取通常如下所示。 环路计数为 500 时、测试有时会成功、但从器件侧卡在环路中间的某个位置时失败。
更改 SPI 时钟速度“delay"参数“参数后、删除“-v"选项“选项似乎没有太大帮助。
master:
(main_spi2)
./spidev_test -D /dev/spidev3.0 -s 500000 -S 32 -I 500 -v
-OR-
(mcu_spi0)
./spidev_test -D /dev/spidev1.0 -s 500000 -S 32 -I 500 -v
slave:
(main_spi0)
./spidev_test -D /dev/spidev2.0 -s 500000 -S 32 -I 500 -v是否出现了类似这样的行为? 任何诊断提示都很受欢迎。
提前感谢!
跳线外观:

文件所示
e2e.ti.com/.../k3_2D00_j722s_2D00_evm_2D00_main_5F00_spi0_2D00_slave.dtso.txt
TI SDK 版本
ti-processor-sdk-linux-edgeai-j722s-evm-10_01_00_04
ti-processor-sdk-linux-edgeai-j722s-evm-11_00_00_08




