[参考译文] SK-AM69：有助于在 SK-AM69 上启用 SERDES/ACSPCIe 输出（续）

抱歉、我最初这个问题的标题是错误的--我把它更正为“帮助在 SK-AM69 上启用 SERDES/ACSPCIe 输出（续）“。

尊敬的 Dave：

我猜你现在没有时间尝试它、或者它对你没有什么不同--但是如果你有任何更新、请告诉我。

是的、您猜对了。 我无法在这一主题上取得进展。 但是、我把它作为我任务清单中的一项任务。

我有一个 J784S4 EVM 板、我做了一些板模块来连接 PCIe 基准时钟、可以在今天/明天试用。 同时、我可以循环介绍一些硬件人员、看看他们是否对 1.8V 有意见。

此致、

Takuma

大家好 、Takuma、希望一切顺利。 只需检查一下您是否能够取得任何进展、或者是否有任何硬件人员对 1.8V 产品有过想法。

如果有任何事情我可以做在我的结束来帮助你,请告诉我。

谢谢、此致、
Dave

尊敬的 Dave：

对延迟深表歉意。

根据数据表、1.8V 应为该引脚的逻辑高电平：

 我看到的是信号接近 1.8V、但略低于 1.8V。 我认为这是由于信号时钟频率为高频 (1GHz)、并且没有足够的时间让引脚变为低电平造成的。

我做了一些电路板模块来移除串行器/解串器的外部时钟输入、并尝试了一些实验、但仍然可以看到 1GHz 的时钟。 并怀疑串行器/解串器模块本身中存在未设置的分频器。

此致、

Takuma

嗨、Takuma、感谢您的回复。 我有两个想法/问题。

1. 我还注意到、该表中的“I/O 电压“为 1.8V、但从电气角度来看、我的困惑就在这里。 当该引脚用作串行器/解串器基准时钟时、据我所知、它应在  HCSL（高速电流转向逻辑）模式下运行。 这意味着、 当该引脚为“高电平“时、它应通过连接的任何负载驱动~μ A 14mA 的电流。 在本例中、我们 连接了一个接地的 50Ω 电阻器。 因此、当引脚处于“高电平“时、我们应在引脚上测量的电压为 V = IR =~0.014 * 50 =~0.7V。那么、即使引脚没有足够的时间变为低电平、它也应在 0.7V 左右徘徊、而不是 1.8V
   1. 我可能会误解这一点、但如果我是、您能解释我的想法在哪里出错吗？
2. 关于可能无法设置串行器/解串器中的某些分频器、您是否可以邀请一位串行器/解串器专家来深入研究详细信息、并了解需要采取哪些措施来更正配置？ 我的问题是,我不知道从哪里开始弄清楚这一点（可能我作为最终用户甚至不能获得我需要的低级信息）。

感谢您的持续支持、
Dave

尊敬的 Dave：

对于 SK-AM69、在示波器上测量 100MHz 时仍存在一些问题。 我直接连接到测试点 、并通过原理图查看、缺少端接电阻器可能是我看到电压接近 1.8V 的原因。

另一方面、对于 J784S4 EVM（AM69 的汽车级版本，在技术上完全相同）、我可以在探测 C125 时使用默认 SDK 测量 PCIe1 接口的 100MHz 基准时钟。 默认情况下、J784S4 TI EVM 使 J17 PCIe 连接器使用内部基准时钟、SDK 也反映了此硬件配置。

此致、

Takuma

如果希望为处理器配置 SK-AM69、以生成 REFCLK 来代替板载时钟发生器（用于 SERDE0/PCIe0）

1.在源极 (R269、R275) 附近安装 50 欧姆端接电阻器。  默认情况下它们为“未安装“：

2.更改 REFCLK 电阻器多路复用器、使处理器的 REFCLK 连接到 PCIe 外设（未连接板载时钟发生器）（移除 R405、R407、R403、R404）、安装 0 欧姆 (R406、 R408、C657、C658)

可以对 SERDES1/PCIe0 进行类似的操作（有关具体的参考标识符，请参阅原理图）

您好 Robert Eschler、您确定 SK-AM69 原理图是什么吗？ 我是 https://www.ti.com/lit/zip/SPRR466 上的最新产品 、与您显示的内容不符；例如、R269 位于电路板 ID EEPROM 工作表中、而 R405 位于 LDO 下。

很抱歉困惑 — 我当时在看一个不同的设计。  SK-AM69 仅支持来自 CDCI 器件的 REFCLK。  时钟连接到 SERDES_REFCLK 引脚、无 PCIE_REFCLK 引脚（ACSPCIE 引脚）

CDCI 器件是可编程的 — 可以支持 HCSL 和 LVDS 输出。  我认为它默认为 HCSL、但需要仔细检查。  如果 Takuma 正在调查 PCIE_REFCLK 终端/配置 — 这对于此设计而言不正确。

对于 SK-AM69、CDCI 时钟发生器在源附近有端接电阻器。

 Robert Eschler、请允许我回顾一下我在这里试图证明的内容。 实际上、我并不是尝试让 SK-AM69 上的 PCIe 器件与 PCIE_REFCLK 引脚（ACSPCIe 引脚）配合使用。

我们正在设计基于 SK-AM69 的定制 PCB。 定制 PCB 上没有 CDCI 器件。 相反、我需要使用 PCIE_REFCLK0_P/N_OUT 引脚、用于生成 PCIe 时钟输出到定制 PCB 上的端点。

我们已经为 AM69 提供了定制的 Processor SDK Linux 构建、我们 现在可以加载到 SK-AM69 上、并且我们最终将加载到定制 PCB 上。 使用我们用于 AM69 的 Processor SDK Linux 自定义版本、我需要演示如何可以看到上生成的 100MHz PCIe 时钟  PCIE_REFCLK0_P/N_OUT  信号。 在 SK-AM69 上、 PCIE_REFCLK0_P/N_OUT  引脚连接到测试点 TP104 和 TP105。

前提是  PCIE_REFCLK0_P/N_OUT  引脚应为 HCSL 输出、我们 在 TP104 和接地之间以及 TP105 和接地之间焊接了一个 50Ω 端接电阻器。 在这些端接电阻器安装到位后、我希望在 TP104 和 TP105 上生成 100MHz 时钟、相对于接地的振幅约为 0.7V。

使用 TI 提供的所有可用信息（包括此 E2E 文章和上面提到的前一篇信息）、我们相信 AM69 的 Processor SDK Linux 自定义版本应该会导致出现此 100MHz 时钟、但实际上并非如此。  然后、藤原大磨试图通过另一个 SK-AM69 重现我的调查结果、他看到了和我一样的事情。 我们无法让 100MHz 时钟出现在 TP104 和 TP105 上。 这是我需要做的事、才能在定制 PCB 设计的这一方面进行签核。

我已经尝试解决这个问题大约 4 个月了。 虽然以前不太急、但我们的 PCB 设计现已接近完成、因此我需要以较短的顺序深入研究。 感谢您的持续支持。

此致、
Dave

感谢您的澄清/状态。 我现在更明白了。  我有来自 Takuma 的 SK-AM69 电路板、并将添加端接电阻器。  我们可以在另一个设计中使用此配置、因此已对其进行了验证。  只需解决 SK-AM69 的问题。

 Robert Eschler、 Takuma Fujiwara、谢谢！ 我期待您的发现。 我怀疑有什么非常有用的东西,我可以添加到我的最后,但如果你需要我在这里尝试任何东西与我的板,只要告诉我。 ——Dave

尊敬的 Dave：

很高兴我们能解决这个问题！ 谢谢 Butters 和 Robert Eschler ！

此致、

Takuma