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[参考译文] TDA4VEN-Q1:关于 EVM 中 LPDDR4 的布局问题

Guru**** 2529560 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1565555/tda4ven-q1-layout-questions-about-lpddr4-in-evm

器件型号:TDA4VEN-Q1


工具/软件:

尊敬的专家:

我们的客户正在为 TDA4VEN 做布局。 以下是有关 EVM 中 LPDDR4 布局的一些问题:

1.计算出的阻抗为 103ohm、目标阻抗为 133ohm、也超过下表中的阻抗控制。 您能帮我们检查一下差异吗?

2、目标宽度和间距分别为 3.2 和 16。 在实际电路板中、间距为 0.11mm、宽度为 0.17mm。 您能检查一下这个差异吗? 谢谢

此致、

朱星宇

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    #1: 据了解、在大多数 PCB 堆叠中、T 分支段的目标阻抗可能无法实现。  目标应是使基极/后备箱布线阻抗尽可能接近 2 倍。  一种有助于降低基极/后备箱布线阻抗的策略。  例如 — 从 40 欧姆降至 33 欧姆可以将 T 分支段从 80 欧姆(2x 基极)降至 66 欧姆。  如果可实现的最佳 SE 阻抗为 56 欧姆(只是一个示例)、则该值更接近 66 欧姆、而与 80 欧姆相比。 类似的策略也可用于差分布线。   

    #2: 我假设这将产生阻抗不连续、需要执行仿真以确定影响。