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[参考译文] AM3352:启动卡在“启动内核“位置

Guru**** 2549940 points
Other Parts Discussed in Thread: AM3352

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1565953/am3352-bootup-stuck-at-starting-kernel

器件型号:AM3352


工具/软件:

原理图: 主器件为 PROC AM3352 U3、SPI0_CLK 从 PROC 传输到 MUX U84。 多路复用器的输出进入 SPI 从器件 U72。 此 SPI0 总线上还有一个用于测量的接头 J31。 在 PCB 上、布线从 U3->J31->U84。

问题说明:几个主板启动失败。 它总是卡在“启动内核...“。 我们在此电路板上进行了几个实验:

a.在 PROC_SPI0_CLK 上添加 3.6pF 电容器可使电路板成功启动。

b.在 PROC_SPI0_CLK 上添加 1K PD 电阻、该电阻也起作用

c.切断 PROC_SPI0_CLK。 然后插入一个 22 Ω 串联电阻器、即可成功启动电路板。

开始时、我们怀疑 PROC_SPI0_CLK 上是否存在较大的过冲、因此我们在目标(U84.5 引脚)上测量了该网络、波形很完美、无过冲、无下冲。 请参阅下面的波形。  

PROC(主器件)侧如何对 MISO 信号进行采样?  它是由 PROC 引脚上的 SPI0_CLK 进行采样、还是在输出触发器之前由 PROC 内部时钟进行采样? 您能否帮助分享 SPI0_CLK 的内部方框图? 我们在源极侧(AM3352 A17 引脚)测量了 PROC_SPI0_CLK。  SPI0_CLK 的上升沿和下降沿存在间隙。  如果在输出引脚上的 SPI0_CLK 上对 MISO 进行采样、则沟道可能会导致问题。

我们正在尝试了解此问题的根本原因。 非常感谢您能为我们提供帮助。  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Jie:

    PROC(主)端如何对 MISO 信号进行采样?  它是由 PROC 引脚上的 SPI0_CLK 进行采样、还是在输出触发器之前由 PROC 内部时钟进行采样? 您能否帮助分享 SPI0_CLK 的内部方框图? 我们在源极侧(AM3352 A17 引脚)测量了 PROC_SPI0_CLK。  SPI0_CLK 的上升沿和下降沿存在间隙。  如果在输出引脚的 SPI0_CLK 上对 MISO 进行采样、则沟道可能会导致问题。[/报价]

    我记得我们在当时的 TRM 中许多外设的图中插入了以下返回路径。 我可以看到这并没有到达 AM335x TRM、但往往会说是的、控制器使用从引脚返回的时钟。

    这是 OMAP35 TRM 的 MCSPI 图、该器件在经典外设模块方面接近 AM335x。

    对于您观察到的失真、我建议:

    1.在内存附近添加 22 欧姆串行终端的占位符。 稍后可以调整电阻值。

    2.如有可能、拆下销接头 J31。 添加测试点。

    尽管与 MCSPI 和 AM335x 直接无关、但以下常见问题解答可能会有所帮助。 请参阅饼的答复。

    【常见问题解答】AM625:连接到 SPI NOR 的 OSPI CLK 的分销

    谢谢、

    Stan

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    尊敬的 Jie:

    请参阅以下常见问题解答和检查清单

    (+)【常见问题解答】AM3351、AM3352、AM3354、AM3356、AM3357、 AM3358、AM3359 定制电路板设计–入门配套资料 — 处理器论坛-处理器 — TI E2E 支持论坛

    外设时钟需要将 RXACTIVE 位设置为输入、因为它们用于重定时读取返回到器件的数据。 我们还建议在尽可能靠近器件的位置放置一个串联电阻、以减少时钟上的反射。 对于以下外设、在主模式下使用时(AM335x 驱动时钟)、相关信号应具有一个串联电阻器 (33Ω)、该串联电阻器应尽可能靠近处理器。 •GPMC - GPMC_CLK•MMC - MMC_CLK•SPI - SPI_CLK•McASP(所有时钟和帧同步)

    此致、

    Sreenivasa.

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    您好、Stanislav

     我们做了一些实验来尝试调整源极侧时钟的失真、然后看看电路板是否能够启动。 有一些我不太明白的东西。 请参阅实验 3。 失真甚至更大、但电路板仍然可以启动。 (以下所有波形都是在 AM352 引脚上测量的。(源极侧)  

    在原始情况下、电路板启动失败。 在 AM352 引脚上测量时、SPI0_CLK 上存在一些失真。 请参阅下面的波形:

    实验 1:我们在 J31 引脚的 SPI0_CLK 上添加了一个 3.6pF 电容器、失真似乎更小、 电路板启动成功

    实验 2:在 SPI0_CLK、上插入 33 Ω 电阻器会减小失真并成功使电路板启动

    实验 3:然后我尝试增加失真、然后看看电路板是否会无法启动。 我尝试在 SPI 闪存引脚上添加一个 22pF、但失真会变得更大、但该电路板仍然可以成功启动。  

    此外、我在 J31 上添加了 470 Ω 电阻器、以使失真更大、、但电路板仍然可以启动。

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    尊敬的 Jie:

    谢谢你。  

    Stanislav 今天不在办公室。

    您能测量所连接器件附近的波形并分享一些波形吗?

    检查清单中说明了时钟上需要串联电阻器、如下所示:

    外设时钟

    需要将几个外设时钟设置为 RXACTIVE 位作为输入、因为它们用于重定时读取返回到器件的数据。 我们还建议在尽可能靠近器件的位置放置一个串联电阻、以减少时钟上的反射。 对于以下外设、在主模式下使用时(AM335x 驱动时钟)、相关信号应具有一个串联电阻器 (33Ω)、该串联电阻器应尽可能靠近处理器。 •GPMC - GPMC_CLK•MMC - MMC_CLK•SPI - SPI_CLK•McASP(所有时钟和帧同步)

    此致、

    Sreenivasa.

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    器件侧的波形(SPI 闪存)都正常。 无过冲、无下冲、无失真。 即使电路板启动失败、器件侧的 SPI0_CLK 也正常。 请参见波形。

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    尊敬的 Jie:

    谢谢你。

    您观察到的问题可能是重定时(内部时钟环回)导致的。

    建议遵循检查清单、并在处理器的时钟输出引脚附近添加一个串联电阻器。

    此致、

    Sreenivasa.

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    是的、这更有可能是由于  AM352 引脚返回的时钟所致。 添加 串联电阻可以解决此问题。

    但我仍然很好奇为什么增加 AM352 引脚上的失真(请参阅实验 3)、 电路板仍然可以启动。  

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    尊敬的 Jie:

    谢谢你。

    该行为可能是处理器内部的行为。

    可能没有简单的答案、我想这就是为什么要在检查清单中推荐串联电阻器的原因。

    此致、

    Sreenivasa.

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    谢谢 Sreenivasa。

    我同意你的说法。 可能位于处理器内部。 是否可以与研发部门核实他们是否有任何线索?  

    我为您捕获了更清晰的 SPI0_CLK 波形。

    在启动失败的原始电路板上捕获了绿色波形。

    在 SPI 闪存引脚的 SPI0_CLK 上添加 22pF 后、捕获了蓝色电阻。 尽管失真更大、但每次电路板都可以成功启动。  

    这些波形均在 AM352 引脚上捕获。 (SPI FLASH 引脚上的波形全部正常)

    谢谢

    Jie Wang

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    抱歉、我有一个拼写错误。 蓝色波形是在启动失败的原始电路板上捕获的。 添加 22pF 后、绿色值被捕获、该电路板就可以成功启动。  

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    我有一个拼写错误。 添加 22pF 后捕获绿色波形。 蓝色的是在启动失败的原始电路板上捕获的。  

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    您好、 Jie Wang

    谢谢你。

    请咨询设备专家。

    答案可能是遵循检查清单。

    此致、

    Sreenivasa.

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    您好、 Jie Wang

    请参阅专家提供的以下更新信息:

    如果非单调失真在输入缓冲器的开关阈值范围内且这种失真的幅度大于输入缓冲器的迟滞、则环回时钟引脚上的非单调失真将导致器件内部出现时钟干扰。  如果干扰持续时间很短、则 SPI 模块中的同步逻辑电路可以超时。  如果逻辑的某些部分看到时钟转换、而逻辑的其他部分没有看到时钟转换、则会出现不可预测的行为。

     客户增加失真的尝试也似乎增加了失真的持续时间。  这很可能会产生更长的干扰、使所有逻辑都能够看到时钟转换。

     理想解决方案是将 22 Ω 至 33 Ω 的串联电阻器尽可能靠近 AM335x 引脚(小于 200mil)放置。  这会将非单调阶跃移到上升沿的高电压和下降沿的低电压、从而使失真远离输入缓冲器的开关阈值。

    此致、

    Sreenivasa.