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工具/软件:
我们正在新工程中验证 AM6232 + 4Gb DDR4、发现了 2 个问题:
1. 我们测试了 UDQS 和 DQ12、tDQS2DQ max 为 1.0398、高于 Creteria 0.17UI、tDQSCK 为–350.37ps、小于 Creteria –225ps
2. 我们测试了 LDQS 和 DQ6, tDQS2DQ max 为 3UI ,其中也比材料高。
是否有任何寄存器用于调整时序?
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工具/软件:
我们正在新工程中验证 AM6232 + 4Gb DDR4、发现了 2 个问题:
1. 我们测试了 UDQS 和 DQ12、tDQS2DQ max 为 1.0398、高于 Creteria 0.17UI、tDQSCK 为–350.37ps、小于 Creteria –225ps
2. 我们测试了 LDQS 和 DQ6, tDQS2DQ max 为 3UI ,其中也比材料高。
是否有任何寄存器用于调整时序?
我做了一些调查、我认为案例中的 CL 需要设置为 14。 因此、一个有效配置为:
DDRSS.DDR4.config_dram_mr0_cl = 14;
DDRSS.DDR4.CONFIG_DRAM_Mr2_CWL = 9;
DDRSS.DDR4.CONFIG_DRAM_MR5_ca_par_lat =“4 个时钟“;
JEDEC 规范在 TAA_DBI = 13.32 + 3tCK 的舍入算法部分中表明了这一点
CL =上限 (TAA/TCK)- 0.025)
此致、
James