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[参考译文] AM623:DDR 延迟寄存器配置

Guru**** 2558250 points
Other Parts Discussed in Thread: SYSCONFIG, AM623

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1537341/am623-ddr-delay-register-configuration

器件型号:AM623
主题中讨论的其他器件:SysConfig

工具/软件:

我们正在新工程中验证 AM6232 + 4Gb DDR4、发现了 2 个问题:

1. 我们测试了 UDQS 和 DQ12、tDQS2DQ max 为 1.0398、高于 Creteria 0.17UI、tDQSCK 为–350.37ps、小于 Creteria –225ps

2. 我们测试了 LDQS 和 DQ6, tDQS2DQ  max 为 3UI ,其中也比材料高。

是否有任何寄存器用于调整时序?

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    您好、James:

    这是提醒您回复。

    此致

    Ashwani

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    您好、James:

    回复提醒。

    此致

    Ashwani

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    詹姆斯在 9 月 16 日之前不在办公室。

    此致

    Ashwani

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    很抱歉耽误你的时间。  我假设您没有被阻止、因此我一直在处理更高优先级的问题。  还需要研究一下...  

    此致、

    James

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    我做了一些调查、我认为案例中的 CL 需要设置为 14。  因此、一个有效配置为:

    DDRSS.DDR4.config_dram_mr0_cl = 14;

    DDRSS.DDR4.CONFIG_DRAM_Mr2_CWL = 9;
    DDRSS.DDR4.CONFIG_DRAM_MR5_ca_par_lat =“4 个时钟“;

    JEDEC 规范在 TAA_DBI = 13.32 + 3tCK 的舍入算法部分中表明了这一点

    CL =上限 (TAA/TCK)- 0.025)

    此致、

    James

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    您好、James  

     现在 CL 应该设置为 14、 我不怀疑您的结果、  但实际上我们的设备 在设置 CL 14 时无法启动、 因此根据您的经验、这可能是什么原因导致的问题?

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    您可以尝试使用 CWL = 11。

    此外、请发送 CL=14 但不起作用的完整配置 (.sysconfig 和.dtsi)。  我会检查一下

    此致、

    James

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    您好、James  

      再次验证、cl 14 和 CWL 9 可以正常启动、非常感谢  

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    好的、我将关闭该主题。

    谢谢、

    James