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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1571293/am5706-am5706-pcie-schematic-check
工具/软件：
TI 团队大家好、
您能查看 AM5706 的 PCIe 参考时钟连接吗？
我的设计 LJCB_CLK 在输出 REFCLK 模式下使用。 这些 ljcb_clkn / ljcb_clkp 引脚旨在为链路伙伴 (Artix-7 FPGA) 提供 HCSL 基准时钟。
LJCB_CLK
ljcb_clkn
ljcb_clkp
请告知这是否正确。
感谢你的帮助。
e2e.ti.com/.../AM5706_2B00_ARTIX7_5F00_PCIE.pdf
LJCB_CLK 引脚生成符合 HCSL 标准的基准时钟。 如果接收器需要符合 HCSL 标准的时钟源、则只需要 50 Ω 至 GND 电阻器。 这些不应如原理图中所示进行交流耦合（无直列式电容器）。 您可以将电容器替换为 0 欧姆电阻器、这样可以在测试时钟设置时提供灵活性。
您好 Robert：
感谢您的建议。 接收器需要一个 LVDS 信号、并具有带 100 Ω 终端的内部偏置、因此需要使用交流耦合电容器。
您是否也能证实我对 PCIe 时钟稳定性的理解？ 如果我理解正确、LJCB_CLK 从内部 PLL 获取其时钟、该 PLL 来自 SYS_CLK1。 我选择了 20MHz、10ppm 振荡器。 这是否足以满足 PCIe 要求？
谢谢你。
这足以满足 PCIe 时钟要求。
