[参考译文] TDA4AP-Q1：LPDDR4 边界扫描

您好、Ryan、

您能否详细说明以下两点：

Jacinto 处理器中的 DDR 配置未应用、情况则是如此

2.内存芯片的波形超出规格

谢谢、

Kyle

您好：

BSDL 通常在非引导情况下执行。  BSDL 相对较慢、它不太可能移出稳定的时钟+所有命令和数据信号、以正确操作 DDR 接口。  BSDL 可以对非易失性存储器执行该操作。

您可能能够切换不同的针脚并在夹具就位时看到效果。

使用边界扫描可以使用 DDR 器件进行哪种类型的测试？  也许 SOC 和 DDR 部分都可以通过 JTAG 以菊花链形式连接到同一 IO 环上、并且可以操作连接的两端。  我没有听说有人这样做、但似乎更符合传统上使用 BSDL 的方式。

Richard、  

根据您的回答、似乎我们的行为可能是错误的。 我们的最终目标是在组装电路板后验证连接。 在电路板组装后、TI 是否有推荐的方法来检查处理器与 RAM 之间的连接？ 我们过去一直使用边界扫描来实现此目的、但如果这不是该处理器的推荐方法、我想实施正确的方法。  

DDR 接口需要进行速度测试以验证其是否正常。  大概你会有其他测试的电流和其他,当采取一起给了信心的界面.  如果没有 DDR 供应商提供的固定装置或定义的引脚状态、您获得的结果可能是不确定的。  您可能可以执行一些操作、例如驱动引脚读取相邻引脚来推断短路（看看其他引脚是否遵循逻辑电平）、但如果未计时、未初始化的 DDR 器件的引脚处于不确定状态、甚至可能会模糊。

我建议您询问 DDR 供应商是否有任何保证的测试状态。  DDR 的大多数 JTAG 级测试我熟悉负载测试模式并利用 SOC 控制器、并且没有尝试使用 BSDL 原子学。  一些接口与简单的边界匹配良好、其他接口需要一个装置或添加到 IO 菊花链中、以实现可靠的电平。

每个外部零件都有自己的属性。   用于静态闪存或 SRAM 的方法可能无法将其很好地映射到 DDR。  这可能是您已经做的工作、但您必须与内存供应商进行试验和验证。