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器件型号：DRA829J-Q1工具/软件：
我们使用 DRA829J-Q1 的 PCIe (SERDES0 和 SERDES2) 与第 1 代器件、Jacinto 是根复合体。
如 SPRACP4A 中所述、我们的设计在输出 REFCLK 模式下使用差分 PCIE_REFCLK 引脚对端点进行计时。
施加外部近侧接地端（49.9 Ω）。 由于端点具有独立电源、因此实施了额外的交流耦合电容器 (10nF)。
是否可以按如下方式调整 PCIe REFCLK 的时序：
- 直流偏置输出电压是可配置的还是只能打开/关闭？
- 交流信号的振幅是可配置的还是只能打开/关闭？
目的是在信号激活阶段减少接收器侧基准时钟输入的过冲。
此致、Peter
