[FAQ] [参考译文] 【常见问题解答】AM625 / AM623 / AM620-Q1 / AM62Ax / AM62Px / AM62D-Q1 / AM62L / AM64x / AM243x 设计建议/定制电路板硬件设计 — 与 RGMII 接口和 RGMII TI EPHY 相关的问题

电路板设计人员嗨  

与相关的信息

DP83867
www.ti.com/.../snls484

图 8-7. 双电源配置

图 8-8. 三电源配置

图 8-9. 三电源模式电源序列图

表 8-5. 三电源模式电源序列

图 8-2. 磁性元件连接

DP83869
www.ti.com/.../snls614

图 8-8. 双电源配置

图 8-9. 双电源序列图表 8-5. 双电源序列

图 8-10. 三电源配置

图 8-11. 三电源序列图

表 8-6. 三电源序列

图 8-5. PHY 至 RJ45 和磁性元件

此致、

Sreenivasa.

尊敬的电路板设计人员：

与 RGMII 接口相关的信息

RGMII

(+) DP83869HM：TxD[3：0]和 RXD[3：0] 11ps 偏移要求 (RGMII)（在布局指南数据表（第 113 页）中）-接口论坛 — 接口- TI E2E 支持论坛

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1319345/faq-tda4vm-how-to-configure-rgmii-clock-delay-on-j7-devices/5825452

可以 使用以下任何选项来满足 RGMII 延迟要求。

1. 如果支持 MAC、则在 MAC 侧配置 Tx 和 Rx 延迟。
2. 如果支持 PHY、则在 PHY 侧配置 Tx 和 Rx 延迟。
3. 在设计电路板时从 PCB 布线启用延迟、在这种情况下、无需在 PHY 或 MAC 上启用延迟。
4. 配置 MAC 侧的 Tx 延迟和 PHY 侧的 Rx 延迟。

如果启用了 PHY 侧 Tx 延迟、则需要禁用 MAC 侧 Tx 延迟。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1497133/am67-failing-to-meet-rgmii-timing-requirements-with-dp83867irrgz-phy

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1488768/faq-sk-am62a-lp-max-recommended-trace-length-for-rgmii

TX 数据路径和 RX 数据路径都完全相互独立、它们各自都有自己的时钟和数据信号来执行源同步数据传输。  因此、RGMII 没有 MAC 到 PHY 或 PHY 到 MAC 的往返时序限制、如 RMII、该器件为 TX 和 RX 路径使用共享时钟。  

挑战在于如何保持信号足够短、以使 PCB 不会衰减信号的高频成分、这是实现适当信号上升/下降时间所必需的。  我认识某人可以确认其 PCB 是否提供了可接受的路径的唯一方法是使用每个器件的 IBIS 模型对其 PCB 实现执行信号质量仿真、以验证每个数据路径。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1480229/am620-q1-configure-rgmii-rx-tx-skew-delay-in-am6204

AM6204 是否能够在 MAC 层中支持 RGMII 内部延迟？

目前、MAC 负责增加固定的 TX 内部延迟（根据 https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1309535/am623-am62x-rgmii-always-enabled-internal-delay-time-in-tx-path/4977618#4977618 上的信息、大约为 1.2ns的最小值）、这是不能更改的。

以太网 PHY 负责增加任何 RX 内部延迟。  

据我所知、我认为除了 TX 内部延迟之外、MAC 侧没有办法添加 RX 内部延迟。  请参阅 https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1282850/am623-rgmii-internal-delay-support/4865027#4865027 

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1452078/dp83tc813r-q1-rgmii-operation-without-xi-possible

 AM2434/AM64x PRU MDIO MDIO_phyRegRead 将在低温环境（–20°C) 下延迟

客户将上拉 R 从 2.2k Ω 更改为 1k Ω、发现延迟 现象 已得到显著改善、证明这应该是 MDIO 物理波形受低温影响、导致 MDIO 访问故障、尽管他们无法获得与室温和低温的实际波形差异。  

这至少确定根本原因并消除对 SOC 和以太网 PHY 的怀疑。  

捕获的波形没有意义、我们将继续与客户合作进行波形测量。  

常见问题解答

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1521263/faq-am625-am623-am620-q1-am62ax-am62px-am62d-q1-am62l-am64x-am243x-design-recommendations-custom-board-hardware-design---queries-related-to-rmii-interface-and-rmii-ti-ephy

此致、

Sreenivasa.

尊敬的电路板设计人员：

请参阅下面的 RGMII 接口布线相关信息 — 布线长度和匹配。

AM64x EVM

SK-AM62B

SK-AM62-LP

SK-AM62A-LP

SK-AM62P-LP

e2e.ti.com/.../7802.AM62x_5F00_AM64x_5F00_RGMII_5F00_Trace_5F00_u.xlsx

此致、

Sreenivasa.

尊敬的电路板设计人员：

与 EPHY 晶体和时钟信号相关的信息

DP83869

晶体负载

振荡器输入

DP83867

此致、

Sreenivasa.

您好电路板设计人员

与 MDIO MDIO、MDC 拉电阻相关的信息  

DP83867

DP83869

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1630017/am2434-two-ported-ethernet-interfacing-using-ts3ddr3812-and-dp83869-s/6284170

以太网管理接口（信号 MDC 和 MDIO）多年前被 IEEE 定义为多点总线。 它允许 通过一个接口管理多个以太网 PHY。  因此、   AM243x LaunchPad 开发套件中的多点连接是有效的连接拓扑。 您在哪里找到了说明应在器件之间切换这些信号的应用手册？

AM243x 有两个接口。 一个与 PRU_ICSSG 关联、另一个与 CPSW 关联。  AM243x LaunchPad 使用与 CPSW（引脚 W1 和 V2）关联的协议、如原理图第 12 页中所示。  AM243x LaunchPad 原理图有误、其中 MDC 和 MDIO 信号以及 AM243x 引脚 W1 和 V2 具有错误的信号功能名称。 它们不应具有“PRG1_"前“前缀。 与 PRU_ICSSG（引脚 D2 和 E4）关联的接口显示在原理图的第 11 页上、 用于 GPIO 信号功能。

TS3DDR3812 多路复用器仅在 AM243x LaunchPad 上使用、以允许 将与 RGMII1 关联的以太网 PHY (U19) 连接到 PRU_ICSSG 或 CPSW。  与 RGMII2 关联的以太网 PHY (U7) 不需要多路复用器、因为来自 PRU_ICSSG 和 CPSW 的 RGMII2 信号共享相同的 AM243x 引脚。 RGMII1 信号不是这种情况、因此需要使用多路复用器来选择与 PRU_ICSSG RGMII1 信号或 CPSW RGMII1 信号的连接。 我不希望您的系统需要多路复用器。 您只需根据您的预期用例将以太网 PHY 连接到相应的 AM243x 引脚。

 将单个晶体连接到 CDCLC1310 并让其驱动所有三个器件时 、一个潜在问题是 IO 电压兼容性。 AM243x 器件仅允许为其基准时钟输入使用 1.8V 信号、并且以太网 PHY 在 3.3V 下运行。 您需要检查以太网 PHY 在 3.3V 下运行时是否能够使用 1.8V 基准时钟。

此致、

Sreenivasa.

您好电路板设计人员

请参阅以下与以太网 EMI/EMC 相关的输入  

优化工业以太网应用中的 EMC 性能

www.ti.com/.../snla466.pdf

https://www.we-online.com/files/pdf1/emc-emi-optimizations-in-single-pair-ethernet-spe-for-industrial-communication.pdf

此致、

Sreenivasa.

您好电路板设计人员

请参阅以下与以太网 MACsec 和 Linux 集成相关的输入

利用 MACsec 增强汽车以太网数据的机密性和完整性

https://www.ti.com/lit/wp/snla462/snla462.pdf

如何将 Linux 驱动程序集成到您的系统中

https://www.ti.com/lit/an/snla450/snla450.pdf

此致、

Sreenivasa.

H 电路板设计人员、

对于 EPHY、请参阅与外部时钟输入电平相关的输入

DP83867

DP83869

此致、

Sreenivasa.

H 电路板设计人员、

请参阅与 RGMII 延迟相关的输入

(+) AM6442：RGMII 延迟图了解 — 处理器论坛-处理器 — TI E2E 支持论坛

AM6442：RGMII 延迟图理解

  AM64x 数据表的时序要求和开关特性表中提供的值代表封装端子上信号的时序关系。  

此致、

Sreenivasa.

尊敬的电路板设计人员：

供参考

DP83TG721S-Q1：电压电平 XI 引脚以太网 PHY (DP83TC812S-Q1、DP83TC817S-Q1、DP83TG721S-Q1、DP83TG727S-Q1)

使用时钟振荡器时、TI 以太网 PHY DP83TC812S-Q1、DP83TC817S-Q1、DP83TG721S-Q1 和 DP83TG721S-Q1 XI 引脚对电压电平或 VIH 和 VIL 电平有哪些要求？

具体问题是、当 VDDIO 为 3.3V 时、是否也可以将 1.8V 电平时钟信号用于所有这些器件？

原理图检查清单/数据表摘录：

对于 812S、我在数据表中发现 XI VIH 需要介于 1.3V 和 VDDIO 之间、其中 1.8V 可以工作（6.8、第 20 页）、您能否确认对于上述器件也是相同的？

是的、对于您提到的其他器件也是如此。  您可以使用 1.8V CMOS 时钟。

此致、

Sreenivasa.  

尊敬的电路板设计人员：

供参考

(+) DP83TC817S-Q1：MII 端接电阻器 — 接口论坛-接口 — TI E2E 支持论坛

内部终端电阻器适用于所有 MAC 接口选择

这些端接电阻器始终就位、无法被禁用。 这是正确的吗？

没错。

此致、

Sreenivasa.