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[参考译文] TDA4VPE-Q1：TDA4APE-Q1–4 端口以太网 (CPSW9G) 实现指南

admin
Guru**** 2811295 points

Other Parts Discussed in Thread: TDA4APE-Q1

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1626961/tda4vpe-q1-tda4ape-q1-4-port-ethernet-cpsw9g-implementation-guidance

器件型号： TDA4VPE-Q1
主题： TDA4APE-Q1 中讨论的其他器件

尊敬的 TI 团队：

我正在使用的器件 TDA4APE-Q1 来规划设计 4×以太网端口 使用集成式 CPSW9G 交换机、

理解电流

  • 器件支持 通过 CPSW9G (SERDES) 的 4 端口以太网

  • 系统 提供 2× RGMII 接口

  • QSGMII 可以映射 单个 SERDES 通道支持 4 个端口

我的问题

  1. 什么是 推荐的架构 对于 4 端口以太网？

    • QSGMII（1 通道→4 端口）

    • 或 RGMII + SGMII 组合

  2. 有任何问题吗 TI 参考设计或原理图 适用于：

    • 带有 QSGMII→4x PHY→RJ45 的 CPSW9G

  3. 什么是 SERDES 通道映射约束 ？

    • 哪些 SERDES 实例支持 QSGMII？

    • 与 PCIe/USB/其他接口是否有冲突？

  4. 推荐 发送汽车级 PHY 适用于：

    • QSGMII（首选）

    • SGMII 回退选项

  5. 不限 引脚复用或时钟注意事项 特定于：

    • QSGMII 模式

    • 多端口 CPSW 配置

附加上下文

  • 当前设计用途 McASP 引脚多路复用到 RGMII1 （针对 1 端口验证）

  • 目标是紧凑的 4 端口以太网 (RJ45) 器件

  • PCIe 也用于系统中、因此 SERDES 共享很重要

感谢指导或任何参考设计/应用手册。

谢谢！

  • 0
    TI__Guru**** 2811295 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、

    SoC 具有 3 个 CPSW 实例。 MCU CPSW2G、主 CPSW2G 和主 CPSW9G。 它们具有以下限制：

    • CPSW2G 仅支持 RGMII
    • CPSW9G 仅支持 SGMII/QSGMII
    • 硬件转发（交换机功能）仅在 CPSW9G 中提供
    [报价 userid=“685079" url="“ url="~“~/support/processors-group/processors/f/processors-forum/1626961/tda4vpe-q1-tda4ape-q1-4-port-ethernet-cpsw9g-implementation-guidance

    什么是 推荐的架构 对于 4 端口以太网？

    • QSGMII（1 通道→4 端口）

    • 或 RGMII + SGMII 组合

    [/报价]

    TI 不推荐一种设计而不是其他设计。 两者都受支持。 根据上述限制、您可以选择最适合您的配置。

    [报价 userid=“685079" url="“ url="~“~/support/processors-group/processors/f/processors-forum/1626961/tda4vpe-q1-tda4ape-q1-4-port-ethernet-cpsw9g-implementation-guidance

    有任何问题吗 TI 参考设计或原理图 适用于：

    • 带有 QSGMII→4x PHY→RJ45 的 CPSW9G

    [/报价]

    我们的 EVM 具有一个 QSGMII Phy daugter 卡。 您可以 在此处查看相同 器件的设计文件、以获取有关此功能的更多详细信息。 您还可以 在此处查看用户指南。

    [报价 userid=“685079" url="“ url="~“~/support/processors-group/processors/f/processors-forum/1626961/tda4vpe-q1-tda4ape-q1-4-port-ethernet-cpsw9g-implementation-guidance

    什么是 SERDES 通道映射约束 ？

    • 哪些 SERDES 实例支持 QSGMII？

    • 与 PCIe/USB/其他接口是否有冲突？

    [/报价]
    • 每个串行器/解串器实例可支持 4 个通道。
    • 每个串行器/解串器实例最多可支持 2 个协议
      • 因此、您可以 使用 PCIe+QSGMII 或 USB+QSGMII 进行配置
    • 有关详细的通道映射、请查看 TRM 的“12.2.5.1.3.1.1 接口选择“部分
    [报价 userid=“685079" url="“ url="~“~/support/processors-group/processors/f/processors-forum/1626961/tda4vpe-q1-tda4ape-q1-4-port-ethernet-cpsw9g-implementation-guidance

    推荐 发送汽车级 PHY 适用于：

    • QSGMII（首选）

    • SGMII 回退选项

    [/报价]

    对于 QSGMII、我们使用 VSC8514 PHY 和 EVM。 但没有严格的建议。

    对于 SGMII、您可以考虑 TI PHY： https://www.ti.com/product-category/interface/ethernet-ics/ethernet-phys/products.html#1498=Automotive&1918=SGMII&

    无论如何、CPSW MAC 完全符合规范要求、通常可以与多个以太网 PHY 配合使用

    [报价 userid=“685079" url="“ url="~“~/support/processors-group/processors/f/processors-forum/1626961/tda4vpe-q1-tda4ape-q1-4-port-ethernet-cpsw9g-implementation-guidance

    不限 引脚复用或时钟注意事项 特定于：

    • QSGMII 模式

    • 多端口 CPSW 配置

    [/报价]

    此处没有具体说明。 如果您将 GPIO 引脚用作 phy RESET 引脚、此处要进行的引脚多路复用将用于 MDIO 引脚和 PHY 复位 ping。 除此之外、其余的电路板配置均来自软件。