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器件型号： AM62D-Q1
尊敬的专家：
我的客户已经开始使用 AM62D 设计电路板。 关于“AM62Ax、AM62Px、AM62Dx LPDDR4 电路板设计和布局布线指南 (sprad66b.pdf)“中所述的 LPDDR4 布线延迟值、请参阅说明：“LP4_ACRS1 网类别 CK0 的传播延迟 (RSAC1 + RSAC2)：最大 250ps“。
问题 1：如果超过此 250ps、会发生什么影响？
目前、路由已完成、计算值约为 260ps。 尽管振幅会随着布线变得更长而发生衰减、但我认为相位不是问题。 这是正确的吗？ 并假定满足其他布线条件。
目前、路由已完成、计算值约为 260ps。 尽管振幅会随着布线变得更长而发生衰减、但我认为相位不是问题。 这是正确的吗？ 并假定满足其他布线条件。
问题 2：根据计算值（封装+表面延迟+内层延迟+过孔延迟）判断 250ps 是否可以接受？
使用带有 IBIS 的仿真器进行计算时、该值比计算值增加了约 100~200ps（因为添加了上升和下降延迟）、因此很难将其保持在 250ps 以内。
使用带有 IBIS 的仿真器进行计算时、该值比计算值增加了约 100~200ps（因为添加了上升和下降延迟）、因此很难将其保持在 250ps 以内。
此致、
正常
正常
