[参考译文] DRA821U：DRA821 SPI 数字时序问题

尊敬的 Jonathan：

手动将芯片选择置为有效时、SM8 和 SM7 是否仍然适用？ 如果是、这是否意味着必须在将 chipselect 置为有效之前加载要传输的字？

在软件中手动将 CS 置为有效时、相应的数据表时序将不再适用。

对于我们具有 2 个 32 位周期且 CS 在两个周期内持续置位的应用、SPI_D (x)(out) 相对于 SPI_SCLK (out) 的建立时间和保持时间 是多少、因为第二个 32 位总线运行时没有芯片选择下降沿？TI.pptx 的 SPI 时序问题是在第一个时钟周期[SM8-ns]之前置位[SM8ns]？

我不确定控制器在第 2 个 32 位操作期间何时启动第一个数据位。 请留出几天时间来研究这个问题。

此致、
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鉴于 SM8 和 SM7 也不适用于第一个事务、请确认两个 32 周期总线事务的设置/保持时间。 谢谢！

尊敬的 Jonathan：

将数据从 FIFO 放入发送移位寄存器后、启动第二个字。 所需的时间将满足 SM6 时序要求。

请告诉我,如果这澄清了你的要求。

此致、
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下面是一个更新的图表、用于澄清我的问题：

[A]从设置/清除强制位到 CS 输出切换的最小/最大时序

[B]从将数据写入 TX FIFO 到第一个时钟边沿的最小/最大时序

[C][D]对于 DRA821 数据输出相对于时钟第 1 个边沿的相对时序

尊敬的 Jonathan：

关于[A]和[B]：这些时间安排不可用。 您是否会遇到与这些相关的任何特定问题？

关于[C]和[D]：您能否以配置的时钟速度计算以下位的建立和保持时间？ 计算出的时序将代表第一个发射位上的时序。 另一个选项是配置 PHA=1、其中所有启动位都遵循数据表的 SM6 时序。

此致、
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您好：Mark、

可以跳过[A]和[B]。 [D] 1/2 个时钟周期是否+ SM6 (+/–2)？ 我们需要知道总线[C]上的第一个位何时有效。 我们无法将 PHA 更改为 1、因为总线远端的器件使用上升时钟边沿来锁存 MOSI。

Jonathan、

当在一个边沿启动并在另一个边沿上捕获（在本例中为下降沿，然后上升）时、建立和保持时间将约等于 SM2/SM3 - 2ns (SM6)。 例如、20.8ns 周期时间意味着我们有 7.4ns 的建立和保持时间。

公式：(0.5*SPI_CLK - 1ns)- 2ns

请告诉我这是否能清除问题。

此致、
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确认：当通过软件手动控制芯片选择且 POL=0 时。

SPI 时钟和数据输出被置为有效与芯片选择无关、而是被驱动一些（未知？） 将发送字写入发送 FIFO 后的时长？

处理器同时将时钟上升沿和第 1 个数据位置为有效。 数据位将离开芯片 SM6 相对于离开芯片的第 1 个上升时钟沿？

进一步思考 — 这不能解释第一位是如何出现的。 相对于 CLK 的第一个上升沿、MOSI 上驱动的第一个位的相对时序是多少？ 如果同时驱动、则第 1 位仅在 1/2 个时钟周期内存在于总线上。  

这是吗（t =时钟周期）？  

t0：发送的位 0

t0.5：第 1 个时钟上升沿

t1：发送第 1 位、第 1 个时钟下降沿

这个呢？

t0：第 1 个时钟上升沿、发送 bit0

t0.5：第 1 个时钟下降沿、位 1 已发送

还有别的吗？

尊敬的 Jonathan：

根据我的基准测量结果、一个字的第一个数据位在第一个有效 CLK 边沿（本例中为下降沿）- P（SPI_CLK 周期、以 ns 为单位）启动。

此致、
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喜欢这个吗？

抱歉、进行了小幅更正。 数据库的时间将为 SM6 - P

此致、
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感谢您的关注 — 这看起来是否正确？ 更改了 Bit2 之前的第一个位以从 1 个时钟周期开始、这包括 SM6 时序参数的不确定性。