[参考译文] AM2431：如何寻址 SYSFW-6093

你好 Katsuyuki Sasjima-San、

感谢您的查询！ 由于它最初是面向我们的 Sitara 处理器硬件应用团队但与 SYSFW 相关、因此我需要在内部讨论是否应重新分配给 Sitara 软件团队。 请期待今天或明天做出响应。

谢谢

此致

Anastas Yordanov  

您好、Anastas Yordanov、

这方面的进展如何？

此致
Sasajima Katsuyuki

您好、Anastas Yordanov、

感谢您的答复。

我想确认两点。
-关于过去的线程 (e2e.ti.com/.../4947621 )
具体指由 PLL 输出过度抖动引起的问题类型？ 我想知道这是在 CLK 配置期间还是正常运行期间发生。
我想了解这对每个控制器的影响。

・它指出应用最新版本是唯一的解决方案、但如前所述、将 SDK 更新到最新版本对我们来说很困难。 我们是否可以参考手册来手动配置 PLL 设置？ 请确认最新 TRM 中当前提供的信息是否足以满足此目的。

此致
Sasajima Katsuyuki

您好、Sasajima-San Katsuyuki、

遗憾的是、正如已在链接线程中突出显示的那样：

AM6442：可以设置 REF_DIV=除 1 以外的其他（内容）-处理器论坛 — 处理器- TI E2E 支持论坛

我得到了同一位专家的确认。

请允许我花一些时间在内部检查可能的影响、并检查最后的解决方案。

如果您在下周中旬之前没有收到回复、请 ping 通该主题。

谢谢

此致

Anastas Yordanov

您好、Anastas Yordanov、

我们非常感谢您对最后解决方案的考虑。
此后的进展如何？

此致
Sasajima Katsuyuki

尊敬的 Katsuyuki Sasajima-San、

对不起我的延迟回复！   

我还与 Sitara MPU 硬件应用团队的同事进行了讨论：

具体指的是由 PLL 输出的过度抖动引起的哪种问题？ 我想知道这是在 CLK 配置期间还是正常运行期间发生。

遗憾的是、它也会在正常运行期间发生。 PLL 合成器具有定义的参考值 输入频率范围工作值的最小值 — 最大值。 对于 AM243x MAIN_PLL1、当 fref_clk 输入频率为 HFOSC freq.=PLL/5 = 5MHz 而不是 25MHz / 1 = 25MHz 时、它将低于允许的最小 PLL_INPUT_FREQUENCY、并且随着时间的推移、PLL 输出频率到 25MHz 控制器的抖动将不可接受。  

我想了解这对每个控制器有何影响。

MAIN_PLL1 控制器 HSDIV 分频器的频率输出将具有不稳定的行为。 因此、对于由 MAIN1 PLL 控制器分频器时钟供电的通信接口和子系统、这将导致错误行为。  

您知道主 PLL1 输入 FREF_CLK 分频器在 SYSFW 中控制、根据 SDK 团队的说法、自定义软件或 SYSFW 无法提供权变措施。 应安装更新的 SDK 版本>10 SDK、用于生成/重新刷写 SYSFW +已实现的勘误表、以实现可靠的 AM62A7-Q1 系统和接口操作。   

如果您有任何其他问题、敬请告知。

感谢您的理解！

此致

Anastas Yordanov

尊敬的 Katsuyuki Sasajima-San、

几个月来、我一直没有收到您的回复、我假设您已经能够解决您的问题。 如果并非如此、请点击“This not resolve my problem“按钮、并回复此主题、提供更多信息。 如果此主题锁定、请点击“提出相关问题“按钮、在新主题中描述您的问题的当前状态以及您可能需要帮助我们解决问题的任何其他详细信息。

此致、
Anastas Yordanov