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[参考译文] TMS320C6655:具有 FPGA 的 SRIO 链路周期性中断

Guru**** 2874300 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1637383/tms320c6655-srio-link-interruption-with-fpga-periodically

部件号: TMS320C6655

尊敬的 TI 专家:

客户正在使用 C6655、发现 SRIO 器件有问题。

当它们使用 FPGA 进行 PRBS 测试时、发现当前 SRIO 物理层大约每 40 秒定期发生一次链路中断。 在 FPGA 和 DSP 侧都检测到了该现象。 但是、在每 40 秒断开一次链路后、链路可以快速自行恢复、并且这对应用程序没有明显影响。  

所有开发的电路板上都会执行此操作。

客户多年前就采用了 SOP C6652 和 C67、因此他们在 C66 系列中拥有丰富的经验。 虽然这是他们第一次构建 C6655 电路板、但我们认为这应该与具有多年 SOP 且相当稳定的 C6652 没有太大差异。 唯一的问题是、SRIO 与 FPGA 连接是他们首次在 C66 系列上试用的新功能。

客户希望就如何调试这个问题提供一些建议。

您能提出一些建议吗?

谢谢、

Kevin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Kevin:

    您是否尝试过使用正常 SRIO 流量(基于数据包‑的通信)替换 PRBS 以检查问题是否仍然存在?

    我注意到报告的勘误问题 “SRIO 线路环回模式下的控制字符损坏“ 以及中所述的相应权变措施 咨询 7. 。  

    您能否参阅相同内容、并告知我们这是否与本案例相关?

    作为参考、请点击下方的链接、转到之前可解决 SRIO 相关问题的 E2E 帖子:
    此致、
    Betsy Varughese.
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    您好 Betsy、

    我们终于缩小了问题的范围!

    我们发现了一个新发现。 在 200MHz 内核时钟和 125MHz SRIO 基准时钟的当前配置下、我们观察到 DSP 端定期断开连接。 但是、在切换到 100MHz 内核时钟和 250MHz SRIO 参考时钟配置后、问题消失。 在软件中、只修改了乘法因子、而内核继续以 1GHz 运行、SRIO 在 5G 模式下运行。

    这种情况可能是什么原因造成的? 这是由于外部时钟本身问题、不合理的时钟频率还是 PLL 参数配置不足导致的?

    谢谢、

    Kevin

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    尊敬的 Kevin:

    您能否分享当前的 PLL 配置详情?

    此致、

    Betsy Varughese.

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    尊敬的 Kevin:

    请您参考  第 2.3.1 节“串行器/解串器  宏及其配置“和第 3.2.2 节:串行器/解串器宏配置寄存器   适用于 KeyStone 器件的串行 RapidIO (SRIO) 用户指南 、以确保所有内容都正确配置。

    串行快速 I/O 引导设备配置如下所示。 支持的参考时钟为 156.25MHz、250MHz 和 312.5MHz 。

    此致、

    Betsy Varughese.