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[参考译文] AM69A:AM69A:连接到 Marvell MV88E6393X 的 CPSW SGMII 链路具有周期性的数据包丢弃和断开(每 2-5 分钟一次)

Guru**** 2943370 points

Other Parts Discussed in Thread: AM69A

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1648481/am69a-am69a-cpsw-sgmii-link-to-marvell-mv88e6393x-has-periodic-packet-drops-and-disconnections-every-2-5-mins

器件型号: AM69A

尊敬的 E2E 团队:

我们目前正在推出一款基于 AM69A 处理器的定制电路板、该电路板通过 SGMII(1G 模式)连接到 Marvell MV88E6393X 以太网交换机 IC、但我们面临数据包定期丢弃和临时断开的问题。

【硬件拓扑和症状】
-处理器: AM69A (J784S4 )
-交换机 IC:Marvell MV88E6393X
-连接:AM69A CPSW0 端口 1 <--> SERDES2 <--> Marvell Switch CPU 端口(端口 0)
-当前状态:  
 1.交换机的外部端口 (P1 至 P10) 之间无故障地相互通信、不会发生任何故障。
 然而、当从外部端口(例如 P1)通过 CPU 端口 (P0) 向 AM69A SOM 发送流量时、我们会遇到严重的数据包丢弃问题。
 3.每 2 到 5 分钟、AM69A 和 Marvell 交换机之间的连接会在恢复之前完全断开。

【器件树配置】
目前、我们正在禁用 DSA 驱动器、并尝试使用虚拟 GPIO-MDIO 接口手动配置 Marvell 开关寄存器以隔离该问题。 下面是我们的 DTS 配置:

&main_cpsw0_port1{
  状态=“正常“;
  PHY-MODE =“SGMII“;

  Phys =<&cpsw0_phy_gmii_sel 1>、<&serdes2_sgmii_link>;
  PHY-NAMES =“MAC“、“SerDes “;

  固定链接{
    速度=<1000>;
    全双工;
  };
};

{&S serdes2}
  状态=“正常“;
  serdes2_sgmii_link:PHY@2{
    reg =<2>;
    #phy-cells =<0>;
    RESET =<&SERDES_wiz2 3>;
    CDN、num-lanes =<1>;
    CDN、phy-type = ;
  };
};

&SERDES_wiz2{
  状态=“正常“;
};

&SERDES_ln_ctrl{
  空闲状态= 、  
         、    
         、    
         、       
         、    
         、    
         、    
         、  /* Aquila SGMII MSP_9 */
         、  /* Aquila SGMII MSP_6 */
         、  /* Aquila SGMII MSP_7 */
         、  /* Aquila SGMII MSP_8 => mv88e6393x */
         ;  /* Aquila ETH_2 xGMII => dp83867 */
};

ETHS_MDIO_GPIO:MDIO-GPIO@0 {
  兼容=“虚拟、MDIO-GPIO“;
  pinctrl-names =“default“;
  pinctrl-0 =<&pinctrl_ethS_MDIO>;
  #address-cells =<1>;
  #size-cells =<0>;
  GPIO =<&MAIN_GPIO0 48 GPIO_ACTIVE_HIGH>、// MDC  
      <&MAIN_GPIO0 47 GPIO_ACTIVE_HIGH>;// mdio  
  状态=“正常“;
};

【问题】
`、我们的 Δ t&SERDES_ln_ctrl`通道映射宏和 Δ t&serdes2`子节点 (`reg =<2>;``) 配置中是否存在任何不匹配或结构问题? 我们之前将 J784S4_SERDES2_Lane2 映射到 LANE1 以实现 USXGMII 功能、但结果保持不变。
`我们在 CPSW MAC 侧使用`Ω 固定链路 、如果 Marvell 交换机的带内自动协商未完全对齐、Cadence SerDes IP 是否会丢弃链路?
3.在固定链路设置中与 Marvell SGMII 开关连接时、J784S4 (AM69A) 是否有任何特定的串行器/解串器 PLL 调优参数、寄存器配置或已知勘误表?

如果您有任何深入见解或建议的调试步骤(例如通过 k3conf 检查特定的串行器/解串器寄存器)、敬请期待。


注释。 原理图  
e2e.ti.com/.../ZG_2D00_M_5F00_Main_5F00_260318_5F00_rel.pdf
提前感谢!

此致、  
插孔

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    您好、Jack、

    我遇到了任何断开连接的问题。 但关于数据包丢失、CPSW 上的 SGMII MAC 有时会发送前导码较短的数据包。 6 或 5 字节。 这不会违反 SGMII 规范。 在已知的情况下、phy/ switch 丢弃这些较短的前导码数据包。

    是否可以在交换机端检查允许您接受较短前导码数据包的任何配置是否相同。

    此致、
    Tanmay

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    你好、Tanmay

    感谢您先前关于 SGMII 短前导码问题的见解。 如您所述、由于 Marvell 开关丢弃了从 CPSW MAC 发送的具有 5 或 6 字节前导码的数据包、我们目前正遇到数据包丢失的问题。

    如果我们无法在 Marvell 开关端找到接受较短前导码的配置、我们将考虑随附方框图中所示的替代架构。

    我们的思路是AM69A 和 Marvell 开关 (88E6393X) 之间插入一个 TI PHY (DP83867)、以解耦直接 SGMII 链路、并缓解前导码兼容性问题。

    但是、关于这种方法、我们有几个问题:

    1. 吞吐量问题: 我们担心在此特定路径中使用 DP83867 可能会限制总体吞吐量或链路速度、导致无法满足我们的系统性能要求。 DP83867 是否能够在这种桥接配置中保持完整的线速性能?

    2. 替代 IC 建议: 如果由于速度或接口限制、DP83867 不是该结构的理想之选、您能否推荐另一个 TI PHY 或收发器 IC、它可以在无缝处理前导码短期间平稳桥接 AM69A 和 Marvell 开关?

    我们非常感谢您对此架构的技术审查和建议。

    此致、

    插孔

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    您好、Jack、

    我认为 phy 不会遇到吞吐量问题。 它是一个千兆位 phy。

    我在接口级别遇到的一个问题是 DP83867 和 88E6393X 之间的连接 是什么? 我假设开关需要一个差分 SGMII 输入。 DP83867 似乎无法提供 SGMII 差分输出。

    如果有部件建议、请联系我们的 Phy 团队。

    此致、
    Tanmay

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    您好、Jack、

    我是以太网 PHY 团队的一员。 为了强调 Tanmay 的要点、PHY 两侧应该有哪个接口? 如果是 SGMII 输入和 SGMII 输出、则可能需要一个具有两个 DP83867 PHY 的背对背解决方案。

    此致、

    GREG

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    嗨、Gregory。

    目标是启用 10G USXGMII、但他们首先尝试启动 1G SGMII。

    在没有 DP83867 的情况下建立 MAC 到 MAC 的连接是否困难?
    我们是否应该建议客户在两者之间插入一个 PHY?

    此外、虽然图特意更新了、目前仅显示一个 PHY、但我们知道、如果需要 PHY、需要添加两个器件。

    此致、  

    插孔  

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    您好、Jack、

    建立 MAC 到 MAC 的连接不应很困难。 如果未将 PHY 插入 路径中、替代解决方案是什么?  

    此外、虽然图表更新很匆忙、当前仅显示一个 PHY、但我们知道、如果需要 PHY、则需要添加两个器件。

    明白了、感谢您的澄清。

    此致、

    GREG