[参考译文] AM4378：中等电位

这是一个值得关注的问题。 将中间电源电位应用到任何已启用的CMOS输入缓冲区将部分打开输入缓冲区中的p通道和n通道。 这会导致直通电流从 IO电源 流至 接地。 如果长时间保持这种状况，则此直通电流可能会损坏输入缓冲器。 因此 ，系统设计必须尽快关闭任何冲突的内部拉拔。

根据上表中提供的寄存器值，ROM代码似乎在开始引导过程之前关闭了内部提取。 eMMC启动ROM代码已经解决了这一问题。 如果按照上述方法连接eMMC设备，并且eMMC引导ROM代码 从未 执行，则可能会出现此问题。  如果您选择不同的引导模式，并且ROM代码从不 关闭下拉菜单，则系统软件需要注意此问题。

此致，
保罗

为什么您在两个单独的线程上提出相同的问题？

我建议在冲突的内部拉线之外添加外部拉线，在这种情况下，外部拉线阻抗能够将信号拉至有效的逻辑电平，直到一个或两个内部拉线都可以关闭。 如果系统遇到阻止其引导的意外事件，并且 应用中间级别的时间比预期的长，这将最大程度地降低风险。

此致，
保罗   

我不确定我是否理解他们询问的使用案例。

他们是否询问，当 信号不是由其中一个连接的设备驱动时，是否可以避免应用中电位的冲突？ 例如，一种双向数据信号，它在大多数时间都是由驱动的，但有时在数据方向发生变化时不是由任一设备驱动的。

如果是，则不建议这样做。 这种使用情况可能会导致输入缓冲区的长期可靠性问题，因为在不需要的中间供应区域花费的累计时间可能会比设备的额定POH增加大量时间。

如果他们的用例与我上面的描述不同，请提供更多详细信息。

它们应将累计曝光时间限制在此条件下。

此致，
保罗

当  相对于X轴上的输入电压在y轴上绘制时，直射电流看起来像一条窄的钟形曲线，在X轴上，当 输入电压 达到大约VDD/2时，电流会达到峰值。 降低与中间电压相关的长期可靠性风险所需的主要目标是通过使输入电压尽可能接近VSS或相应的VDDSHVx电源轨来降低直通电流。

JEDEC eMMC 标准仅定义  DAT[7:1]引脚的内部拉杆，并要求eMMC一旦 配置为在这些引脚上传输数据，就关闭这些内部拉杆。 因此，在使用设备时，eMMC内部电阻器应关闭，系统软件应已关闭AM437x中内部冲突下拉电阻器。 因此在正常操作期间不应存在中间电压问题。  

我同意，在 软件初始化之前，信号将连接三个拉线。 从JEDEC eMMC标准的角度来看，在  开始通信之前，这种拉拔组合不在10k到150K范围内，因此不存在任何问题。 因此，您应该能够对这些信号使用10K外部拉线，因为内部拉线将在 通信开始前关闭。 这将在不违反JEDEC eMMC标准上拉要求的情况下尽可能拉高输入。  我不确定 当所有三个电阻器都启用时输入电压是多少，但希望外部10K上拉  能够将电压拉得足够高，超过VDD/2电位，从而显著降低直通电流。

问题1. 向下拉外部上拉电阻值较低是否有任何问题
是否为JEDEC指定的值？

回答1. 我不确定我是否理解 这个问题。 您是否询问IO是否可以提供足够的电流来下拉更强的上拉？ 如果是这样，您需要 检查   驱动信号的设备的VOL/IOL参数以及接收信号的设备的VIL要求，以了解IO可以接收多少电流 ，同时 仍为其他设备提供有效输入。  

问题2. 将eMMC连接到AM437x的MMC1时，这是否意味着
电阻为10kΩ Ω 或更低(例如 1kΩ)是否推荐？

回答2： 我不建议违反行业标准中定义的拉力要求。

问题3.如果要避免偏离JEDEC指定的上拉电阻范围，
"将遇到系统无法启动的意外情况的风险降至最低
和中间水平的应用时间比预期的长"
由于规定"中间电位在重置期间的有限时间内可接受"，
这是否可以接受？ 如果是，请告诉我时间。

解答3. 如 A2中所述，我  不建议违反行业标准中定义的拉力要求。  我们尚未定义 中间电压条件的时间限制。 客户需要尽最大努力尽量缩短 设备暴露在这种情况下的时间，并尽可能接近 VSS或相应的VDDSHVx电源导轨获取中间电压。

如果客户对 与中间电压条件相关的风险感到不满意，他们可能需要在两个设备之间插入一个隔离电路。 但是，这种类型的电路可能会在信号路径中插入大量延迟，并导致外围设备出现定时问题。 AM437x器件已投产多年。 有许多类似的设计，我们 没有收到任何与此问题相关的报告。

此致，
保罗

您好，Paul：

感谢您的支持。

我会与客户分享。

此致，
Kanae