您好的支持团队、
我对 CPU 输出端的以下 SPI_CLK 波形有疑问
问题1.如果您使用时钟模式3、并且未使用 QSPI_RTCLK、
CPU QSPI 控制器的时钟反馈配置是什么?
请允许我确认这一点,因为我担心这一步的效果
在下面的波形中用黑色圆圈标出的波形。
*分析频率:48MHz
*测量点:AM5746:QSPI_CLK 和 QSPI 之间的芯片电阻器
Q2:数据表:建议采用7.6.2 QSPI 电路板设计和布局指南
带状线的布线长度为7cm 或更短、而微带线的布线长度为8cm 或更短、
但定制板目前为109.3mm、长约3cm。
如果布线长度延长3 cm、会发生什么情况?
此外、它建议传播延迟为450ps 或更短。
您能告诉我们此值的证据吗?
***来自数据表***
从 qspi1_SCLK Ω 到附近串联端子的信号传播延迟(R2 = 10 μ s)
QSPI 器件必须小于450ps (以带状线为~7cm 或以微带为~8cm)
此致、
卡纳