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[参考译文] AM5746:QSPI;时钟模式3.

Guru**** 1144750 points
Other Parts Discussed in Thread: AM5746
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1105634/am5746-qspi-clock-mode-3

器件型号:AM5746

您好的支持团队、

我对 CPU 输出端的以下 SPI_CLK 波形有疑问

问题1.如果您使用时钟模式3、并且未使用 QSPI_RTCLK、
 CPU QSPI 控制器的时钟反馈配置是什么?
 请允许我确认这一点,因为我担心这一步的效果
 在下面的波形中用黑色圆圈标出的波形。

*分析频率:48MHz

*测量点:AM5746:QSPI_CLK 和 QSPI 之间的芯片电阻器

Q2:数据表:建议采用7.6.2 QSPI 电路板设计和布局指南
 带状线的布线长度为7cm 或更短、而微带线的布线长度为8cm 或更短、
 但定制板目前为109.3mm、长约3cm。

如果布线长度延长3 cm、会发生什么情况?
此外、它建议传播延迟为450ps 或更短。
您能告诉我们此值的证据吗?


***来自数据表***
从 qspi1_SCLK Ω 到附近串联端子的信号传播延迟(R2 = 10 μ s)
QSPI 器件必须小于450ps (以带状线为~7cm 或以微带为~8cm)


此致、
卡纳

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    您好的支持团队、

    我可以分享详细信息、例如与上述帖子相关的原理图
    请通过直接邮件为该帖子分配支持人员。
    感谢大家的支持。

    此致、
    卡纳

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    如果您不使用 RTCLK、那么输入数据的采样由控制器使用内部时钟来完成。  这对输出波形没有影响。  这是由反射引起的、根据测量点(CPU 和闪存之间的 IE)、这是预期的。  相反、您应该查看闪存或 CPU 的波形、而不是中间的波形。

    要回答问题2、布局长度限制和传播延迟限制源自相同的要求: 往返延迟不得太大、以至于违反了 AM57 QSPI 外设的设置和保持时间。  如果不满足布线长度要求、则无法保证数据手册中的时序。

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    您好、Zack、

    感谢你的答复。

    上述 POST 中的波形是 CPU 输出引脚的波形。
    让我再次检查黑色圆圈区域中的波形是否不会导致任何问题
    输出期间 CPU 的 QSPI 控制器的反馈电路。

    Q1:CPU 正在传输时、CLK 输出引脚是否在内部提供反馈?

    问题2. 内部时钟用于采样和接收数据是否正确?

    如果您需要详细的电路图、波形等、我将通过私人消息与您分享。

    此致、
    卡纳

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    Kanae、

    1) 1) CLK 输出引脚未在内部反馈。  相反、用于生成输出时钟的内部时钟也被控制器用于对数据进行采样。  但控制器和引脚之间有一个 IO 缓冲器、因此任何波形特性都不 会影响数据采样。

    2) 2)我不确定您在采样和接收之间有何区别。

    '上述 POST 中的波形是 CPU 输出引脚的波形。'  是的、但迹线上您要探测的位置很重要。  如果它位于 CPU 和闪存器件之间的某个位置、则可以看到图片中的反射。  但它们不一定是 CPU 或闪存看到的内容。  是的、请发送一个电路图、其中包含闪存电路的布局以及探测时钟信号以获取波形图的确切位置。

    QSPI 闪存接口是否以某种方式出现故障?  如果是、您能否提供故障模式的详细信息?

    -Zack

    此致、

    Zack

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    您好、Zack、

    感谢你的答复。

    我给您发送了一封私人邮件、请检查一下。

    此致、
    卡纳