各位专家:
你好。 寻求此查询的帮助:
"TMS320C5504AZCH"的"10"级的核心电压规格为1.3V、最大时钟速度为100MHz、但是否可以以最大100MHz 的时钟速度运行?
例如、是否有将其保持在95%以下的建议? 即使100MHz 时钟运行不是问题、连接到 DSP IC 外部的初级振荡器的频率也有容差、因此即使内部 PLL 将频率升级到100MHz、容差仍然会产生影响。
请告诉我们100MHz 时钟的允许容差。 谢谢你。
此致、
阿尔基·A.
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各位专家:
你好。 寻求此查询的帮助:
"TMS320C5504AZCH"的"10"级的核心电压规格为1.3V、最大时钟速度为100MHz、但是否可以以最大100MHz 的时钟速度运行?
例如、是否有将其保持在95%以下的建议? 即使100MHz 时钟运行不是问题、连接到 DSP IC 外部的初级振荡器的频率也有容差、因此即使内部 PLL 将频率升级到100MHz、容差仍然会产生影响。
请告诉我们100MHz 时钟的允许容差。 谢谢你。
此致、
阿尔基·A.
您好、Anita、
感谢您的回答。
关于 TMS320C5504AZCH10的 PLL 和 SYSCLK 的关系、我们要再次澄清。 在 CVDD=1.3V 和 VDDA_PLL=1.3V 的情况下、PLLOUT 的最大值为120MHz、SYSCLK 为100MHz、不是吗? 如果是、我们的问题实际上是:
SYSCLK 实际上是否能够以最大100MHz 的系统时钟速度运行? 例如、是否有将其保持在95%以下的建议?
即使从理论上讲、100MHz 系统时钟运行不是问题、连接到 DSP IC 外部的初级振荡器的频率也有容差。
请告诉我们100MHz 系统时钟的允许容差。
非常感谢。
此致、
阿尔基·A.