• 状态 Resolved
  • 已锁定 已锁定
  • 回复 3 回复
  • 订户 0 订户
  • 视图 429 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TMS320C6678：关于 CORECLK/DDRCLK/PCIECLK

admin
Guru**** 2539500 points
Other Parts Discussed in Thread: TMS320C6678

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1058283/tms320c6678-about-coreclk-ddrclk-pcieclk

器件型号：TMS320C6678

你(们)好  

在设计如何终止 TMS320C6678上的"CORRECLKP/N、DDRCLKP/N、PCIECLKP/N"输入方面、我需要帮助。

在 EVM 中、我们知道 CORECLK、DDRCLK、PCIECLK 的时钟源是 LVDS。
- LVDS (时钟源)至 LJCB (TMS320C6678时钟输入)

在我的设计中、时钟源是 HCSL。 我能否将外部端接电路(交流耦合端接)设计为与 EVM 相同？
- HCSL (时钟源)至 LJCB (TMS320C6678时钟输入)

=>时钟源->交流耦合电容器(无终端电阻器)-> DSP 时钟输入  

此致  

WSJ

  • 0
    TI__Guru**** 2539500 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    WSJ、 我不知道答案、但将对此进行研究。  更安全的选择是遵循 EVM 设计... 在您的情况下、这是可能的吗？

    谢谢、
    Kyle

  • 0
    TI__Guru**** 2539500 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Kyle。

    无法遵循 EVM 设计。

    2. 我可以将 LJCB 视为 CML 接收器吗？

    3. 根据下面的"DSP 和时钟驱动器应用手册"、当 HCSL 到 CML 接口时、似乎只有交流耦合电容(0.1u)被添加为驱动器端接。

       

    如果是这样、我能否像这样设计它？

    此致

    WSJ

  • 0
    TI__Guru**** 2539500 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    LJCB 时钟输入缓冲器旨在与 HCSL 进行互操作、只需添加0.1uF 交流耦合电容器。

    此致、

    Kyle