[参考译文] AM6442：是否需要 eMMC 上拉电阻？

JEDEC eMMC 标准定义了要在 eMMC 器件中针对数据线 DAT1-DAT7实现的内部上拉。 进入4位模式后、器件立即断开 DAT1-DAT3的内部上拉电阻。 相应地、进入8位模式后、器件立即断开 DAT1-DAT7的内部上拉电阻。

该标准还定义了除 CLK 之外的每个信号的主机拉电流要求、并指出当所有器件驱动器都处于高阻抗状态时、主机应提供上拉电阻以保护 CMD 和 DAT 信号不悬空。  为 CMD 定义了两种上拉类型、其中 ROD 由主机与开漏和推挽模式转换同步打开和关闭。  另一个选项是当主机不允许可切换的杆实现时、固定 RCMD 上拉电阻。

与 AM64x MMC0_CMD、MMC0_DAT[7：0]和 MMC0_DS 引脚关联的 IO 单元具有可通过软件启用的内部拉电阻。 MMC0主机控制器不会动态控制这些 IO 的内部上拉/下拉。 默认情况下、MMC0_CMD 和 MMC0_DAT[7：0]将打开内部上拉电阻。 默认情况下、MMC0_ DS 的内部下拉电阻器将打开。 内部上拉/下拉功能可通过软件使用 eMMC 子系统内的 PHY 控制3寄存器进行控制。 MMC0_CLK 没有内部上拉/下拉电阻器、因为它始终被驱动。 它保持低电平、直到 SW 驱动器写入控制器内的 MMR 以启用 MMC0_CLK 切换。

上面的说明描述了 AM64x 从复位状态释放后 MMC0引脚如何工作。 但是、我们实现了一些电路、这些电路强制所有 AM64x IO 进入关断状态、直到所有电源电压都斜升至有效电平并释放复位。 因此、在从复位状态释放 CMD、DAT0、DS 和 CLK 信号之前、AM64x 不会将其拉至有效逻辑状态。

我们同意、DAT1-DAT7信号不需要外部拉电阻器、因为在软件通知器件进入4位或8位模式之前、eMMC 将会打开其内部上拉电阻器。  eMMC 标准没有提到 CLK 的拉动要求、因为它希望主机始终驱动该信号。  遗憾的是、AM64x 在系统复位控制器将其保持在复位状态时不会出现这种情况。 因此、我们建议在 CLK 和 DS 上使用外部下拉电阻器、在 CMD 和 DAT0上使用外部上拉电阻器、以防止 AM64x 保持复位状态时 eMMC 输入悬空。

我将提交一份更新原理图检查清单的请求、以阐明 MMC0的外部拉电阻预期。

此致、
Paul

我收到了我们设计团队的澄清、他们说在器件保持复位的情况下、MMC0 IO 的运行与其他 IO 不同。   这些 IO 在复位期间不会关闭、因为它们 具有专用的信号功能。   其他器件 IO 在复位期间关闭、因为它们  支持多信号功能、我们需要防止与连接的器件发生任何潜在冲突。

  复位期间、MMC0_CLK 引脚将被驱动为低电平。 因此、该信号不需要外部下拉。

MMC0_DAT[7：0]引脚将在复位期间打开其内部上拉电阻器。 因此、这些信号不需要外部上拉。

 复位期间、MMC0_CMD 引脚将被驱动为高电平。  因此、该信号不需要外部上拉。

在复位期间、我没有收到任何有关 MMC0_DS 引脚状态的信息、因此需要进一步澄清。

此致、
Paul

我刚刚收到了有关 MMC0_DS 引脚的澄清。   该引脚将在复位期间打开内部下拉电阻器。 因此、该信号不需要外部下拉。

总之、 任何 MMC0信号都不需要外部拉电阻器。

此致、
Paul