• 状态 Resolved
  • 已锁定 已锁定
  • 回复 2 回复
  • 订户 0 订户
  • 视图 323 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[FAQ] [参考译文] [常见问题解答] TDA4VM：如何在7.2 SDK 上配置4266MTS DDR

admin
Guru**** 2535750 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1016097/faq-tda4vm-how-to-configure-4266mts-ddr-on-7-2-sdk

器件型号：TDA4VM

您好，

我使用 Yocto 编译 mc：k3r5：u-boot-ti-staging 以生成 tiboot3.bin 文件、然后使用 SD 引导方法。 但我发现、当使用7.2版本的 tidoot3.bin 时、DDR 频率为3200m、但当使用7.3版本的 tidboot3.bin 时、DDR 频率为4266M。 我没有发现两个版本之间的 DDR 频率设置有何差异。 请告诉我吗？ 谢谢！

BR、

若尔登

  • 0
    TI__Guru**** 2535750 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    使用7.2版、如何将 DDR 频率提高到4266M？ 太棒了！

  • 0
    TI__Guru**** 2535750 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Jiang dong、

    你是对的。 SDK 7.2上的 DDR 预期频率也为4266M。
    由于分频器计算中存在错误、频率被意外配置为3200m。

    在 SDK 7.3上修复了此问题、并在 u-boot 上提供了以下补丁。

    e2e.ti.com/.../ddr_2D00_clk_2D00_divider.zip

    只需将文件解压缩到 u-boot 目录中。

    Git am DDR-clk-divider /*
    cd
    进行 u-boot

    cp board-support/u-boot_build/a72/u-boot.img  board-support/u-boot_build/a72/tispl.bin board-support/u-boot_build/r5/tiboot3.bin /media/$USER/boot

    以下是在7.2上应用补丁之前 DDR_PLL 时钟的结果：

    k3conf 转储时钟47 2.

    |------------------------------------------------------------------ |
    |器件 ID |时钟 ID |时钟名称|状态|时钟频率|
    |------------------------------------------------------------------ |
    | 47 | 0 | DEV_DDR0_DDRSS_VBUS_CLK | CLK_State_Ready | 1000000000 |
    | 47 | 1 | DEV_DDR0_PLL_CTRL_CLK | CLK_State_ready | 500000000 |
    | 47 | 2 | DEV_DDR0_DDRSS_DDR_PLL_CLK | CLK_State_ready | 799876923 |
    | 47 | 3 | DEV_DDR0_DDRSS_CFG_CLK | CLK_State_Ready | 125000000 |
    | 47 | 4 | DEV_DDR0_DDRSS_IO_CK_N | CLK_State_ready | 0 |
    | 47 | 5 | DEV_DDR0_DDRSS_IO_CK | CLK_State_Ready | 0 |
    |------------------------------------------------------------------ |

    之后：

    k3conf 转储时钟47


    |------------------------------------------------------------------ |
    |器件 ID |时钟 ID |时钟名称|状态|时钟频率|
    |------------------------------------------------------------------ |
    | 47 | 0 | DEV_DDR0_DDRSS_VBUS_CLK | CLK_State_Ready | 1000000000 |
    | 47 | 1 | DEV_DDR0_PLL_CTRL_CLK | CLK_State_ready | 500000000 |
    | 47 | 2 | DEV_DDR0_DDRSS_DDR_PLL_CLK | CLK_State_Ready | 1066500000 |
    | 47 | 3 | DEV_DDR0_DDRSS_CFG_CLK | CLK_State_Ready | 125000000 |
    | 47 | 4 | DEV_DDR0_DDRSS_IO_CK_N | CLK_State_ready | 0 |
    | 47 | 5 | DEV_DDR0_DDRSS_IO_CK | CLK_State_Ready | 0 |
    |------------------------------------------------------------------ |

    DDR 频率的计算方法为 DDR_PLL_CLK * 4 = 1066 * 4 = 4266M。

    如果您可以重现上述行为、请单击验证答案。

    此致、
    基尔西