[参考译文] 66AK2H06：DDR3数据损坏

Tashiro-san、

众所周知、由于信号完整性问题、调平可能会失败或间歇性。  为了实现稳健的信号完整性、需要适当的电路板布局和堆叠。  我们提供了一组广泛的文档、使客户能够成功设计以额定速度运行的电路板。  这些文档和工具都链接自 KeyStone II DDR3接口启动应用报告(SPRACM0)。

需要适当的长度匹配和布线间距来满足关键时序裕度。  通过正确使用参考平面和层转换进行阻抗控制也是必需的。  除此之外、您需要将 DDR 信号与电源等其他电路的噪声正确隔离。  您能否提供长度匹配报告，说明已满足路由规则？  是否所有线路都夹在接地层之间？  如果没有、您是否分析了布线阻抗是否正确？

制造了多少个此新版本的电路板？  它们是否都同样失败？  如果将 DDR 数据速率降低到1333MT/s、您是否会看到稳健的运行？

Tom

'

您好、Tom、

>如果将 DDR 数据速率降低至1333MT/s，您是否会看到运行稳定？

是的、该板在1333MT/s 设置下工作正常。

我要求客户提供您想要的剩余信息。

同时、您能否查看以下来自客户的更新信息？
客户发现、如果 DTCR 寄存器中的 DTMPR 位更改为0x0、问题就没有了。
请参阅随附的 Excel 工作表(“DTMPR=0x0”工作表)
e2e.ti.com/.../DDR3-Leveling-waveforms_2D00_DTMPR_3D00_0.xlsx
根据用户指南，DTMPR 位只选择 SDRAM MPR (多用途寄存器)是否被使用。
为什么更改位会导致不同的调平结果？ 有什么想法吗？

…检查了校准波形并发现 DQ8测试模式已更改(0、1、0、1 μ s 到1、0、1、0…)。
这会影响什么吗？
请参阅“波形”表。

TI 寄存器计算表仅显示使用 DTMPR=0x1的选项。 不支持使用0x0？

谢谢、此致、
田志郎一郎

Tashiro-san、

长度匹配报告看起来正确。  您说电路板在1333MT/s 下工作正常  这表明存在着使水平不可靠的边缘。  我们需要更详细地检查路由。  电子表格指示 ACCC 路由是动态的。  这是完全理解并正确实施的吗？  此外、每个 ACCC 信号的每个 SDRAM 都必须有一个单独的跟踪分支。  所有这些分支是否都具有相似的长度？  它们可能需要检查每个 SDRAM 上 ACCC 分支的最小值和最大值。

处理器和所有 DDR 存储器是否位于 PCB 的同一侧？  如果是、哪一侧？

所提供的堆叠显示了夹在 GND 和1.5V 平面之间的 DDR 布线。  所有这些平面是否在 DDR 排除区域内都是实心的？  是否有足够的接地拼接过孔、以便在所有信号过孔的100mil 范围内有一个？  同样、如果信号以1.5V 平面为基准、是否放置了去耦电容器和相关过孔以提供接地的高频返回路径、这些信号在此处切换参考平面？  信号是否会穿过平面中的空隙、例如由于一组过孔而导致的空隙？

您表示 DDR 布线布置在第3层、第5层、第8层和第10层。  数据组网在何处路由？  单个数据组中的所有路由是否都在单个层上路由？  它们是否都有2个过孔？  乘飞机路线又如何？  对于每个连接的芯片、每个芯片在每条线路上是否都有一个过孔？

DDR 布线的宽度是多少？  这些布线之间的边沿间距是多少？  它们的目标阻抗是什么？  DDR 区域中是否有其他非 DDR 布线或过孔可提供串扰？

他们还需要探索可能的电气和磁干扰源。  DDR 区域附近是否有任何 POL 电源。  间距是降低电感器磁干扰可能性的唯一解决方案。  可以沿着 DDR 区域的外围添加额外的接地拼接过孔、以减少 GND 平面中的噪声电流。  电源相关的另一种解决方案是在表层上使用局部接地平面、以减少内部接地平面中的交流纹波电流。

我知道这是很多问题。  必须仔细检查所有这些注意事项、以获得最优额定性能。

Tom

Tashiro-san、

您询问了 DTMPR 寄存器功能。  如上所述、该位改变了数据训练序列的行为。  此选项超出了我们支持和验证的水平调节解决方案。  如您所示、在某些情况下、它可以改善调平。  但是、并非所有设计都是如此。  这就是它不属于我们标准支持模型的原因。  如果电路板按照我们所述正确实施、则不需要该可选模式。

Tom

您好、Tom、

请在附件中查找客户 PCB 层。
我希望您能从这些数字中获得您所询问的大部分信息。
e2e.ti.com/.../DDR3_5F00_pattern2.xlsx
您在这里看到了任何可疑点吗？

关于 DTPMPR 位配置、使用0x0或0x1的唯一区别是使用 MPR (0、1、0、1、0…)
或其他数据位于不同的存储器位置？

另一个问题：
客户希望知道 DX1LCDLR2寄存器值的意义、因为他们看到这个值有明显的差异
故障和通过案例之间的差异。
本用户指南仅说明这些值是“Rank n read DQS Gating Delay：Rank n delay select for the read DQS Gating (DQSG) LCDL”。
这到底意味着什么？


谢谢、此致、
田志郎一郎

Tashiro-san、

我们无法执行布局审核。  这太耗时了。  此外、电子表格中的屏幕截图不足以进行此类分析。  我提出很多问题的要点是要清楚地表明，必须一次仔细检查一个细节。  电路板设计人员必须解决这些问题并验证每个问题的答案。  我们可以支持就这些单独的主题进行对话。

 DTMPR 位改变了数据训练模式。  我认为，这些备选办法不限于替代的1010模式。  这些图形也可以在其他寄存器的参与下进行编程。  这超出了我们的标准支持范围、我们无法对性能或行为提供任何保证。

 DXnLCDLRx 寄存器的值是调平过程的延迟值。  当调平过程失败时、延迟线值将与成功时不同。

Tom