您好!
我对优化问题有疑问。
以下是我的代码:
/*Loop 进行相关计算。*/
对于(n1=0;n1<1400;n1++)
{
FIND_SYNC = 0.0+0.0*I;
对于(M1=0;M1<200;M1++)
{
精细同步+= mpysp (input[n1+m1]、conjf (cmp_MOD_knownsym[M1]));
}
f精细_sync1_vector_abs[n1]=cabsf (fut_sync);
}
我的这部分代码大约需要54、000、000个周期(54 ms),通过 CCS 分析工具进行测量。 任何实时应用都无法提供的功能。 我在时钟频率为1GHz 的 C6416芯片中运行此代码。
我需要有关优化该环路的帮助。 外部循环运行1400次、而内部循环运行200次。
我知道循环展开、但这不是很有效。 我想知道可以通过其他方法来减少此循环的执行周期。



