大家好、我将介绍我们在平台上验证 DDR2实现的最后部分。 现在、我回答了以下问题。
当我测量读取并想要验证 DQS 单端参数时、我得到以下结果：
使用示波器：MSO73304DX
探针：P7720、带用于 DQS1_p 的焊锡尖端(P77STFLXA) (示波器图中的蓝色信号2)
探针：P7720、带用于 DQS1_n 的焊锡尖端(P77STFLXA)(示波器图中的黄色信号1)
探针：TAS2500连接到 DQ11 (示波器图中的绿色信号4)
所有信号都在 CPU 端测量。
当我查看信号时、它们看起来很干净、但我在 Sitara 物理产品说明书中找不到任何要求。 (我用于仿真的 IBIS 文件也显示没有为读取信号指定要求。 在检查仿真信号的行为时、这似乎也是可以的。)
那么、我的问题是 DQS 差分信号需要符合哪些要求？ (如 Vix 和 Vswing 等参数)。 可以帮帮我吗？ 当然、如果您查看示波器图、DDR PHY 上的传入信号是否足以确保稳定运行？
谢谢你。
此致、
François μ A
尊敬的 James：
感谢您提供的信息！
当我查看我们的实现方案时、我们以 DDR2模式运行、该模式指定输出 Vox。 DDR3 JEDEC 未指定 Vox、但我在 DDR3制造商的数据表中看到、它也指定为 Vref +/- 150mV。 这意味着 DDR3的输出和 Sitara 物理设备的输入之间没有裕量。 根据我的理解、JEDEC 是从 DDRx 器件的角度编写的、因此 Sitara DDR phy 的 Vix 需要 Vref +/- 150mV 是正确的？ 而不对此参数有任何裕量？
很抱歉、示波器波形图不清楚、我们看到 Sitara DDR phy 的 Vix 受到一些我认为是串扰的影响。 当绿色信号(DQ)正在更改逻辑状态时可见。 与 DQ 保持其逻辑电平的时间相比、这里的交叉点较低或较高。 当我对 Vix 进行直方图时、我会得到以下测量结果：
从直方图中可以清楚地看到、Vix (Sitara)由于"外部"影响而上下变化。 因此、这就是我询问 Sitara DDR phy 的输入规格的原因、这种行为是否会成为一个问题？ (此外、如前所述、我们没有遇到任何问题或不稳定性)。
此致、
François μ A
