[参考译文] AM3351：DDR2信号完整性

尊敬的 Francois：由于我们符合 JEDEC 标准、因此您可以在 DDR3 JEDEC 规范 JESD79-3F 中找到控制器的所有输入规格。  您会发现 DQS 的 Vix 为-150至150mV。  由于信号的示波器具有不同的标度、因此我很难通过该图来判断您是否在该规格范围内。

此致、

James

尊敬的 James：

感谢您提供的信息！

当我查看我们的实现方案时、我们以 DDR2模式运行、该模式指定输出 Vox。 DDR3 JEDEC 未指定 Vox、但我在 DDR3制造商的数据表中看到、它也指定为 Vref +/- 150mV。 这意味着 DDR3的输出和 Sitara 物理设备的输入之间没有裕量。 根据我的理解、JEDEC 是从 DDRx 器件的角度编写的、因此 Sitara DDR phy 的 Vix 需要 Vref +/- 150mV 是正确的？ 而不对此参数有任何裕量？

很抱歉、示波器波形图不清楚、我们看到 Sitara DDR phy 的 Vix 受到一些我认为是串扰的影响。 当绿色信号(DQ)正在更改逻辑状态时可见。 与 DQ 保持其逻辑电平的时间相比、这里的交叉点较低或较高。 当我对 Vix 进行直方图时、我会得到以下测量结果：

从直方图中可以清楚地看到、Vix (Sitara)由于"外部"影响而上下变化。 因此、这就是我询问 Sitara DDR phy 的输入规格的原因、这种行为是否会成为一个问题？ (此外、如前所述、我们没有遇到任何问题或不稳定性)。

此致、

François μ A

尊敬的 Francois：

我相信该规范的表27显示了 DQS 的单端裕度。 另请注意表28中 Vix 的 VSEL 和 VSEH 组件。  DQ 开关的影响令人担忧。  数据表中的设计指南将有助于缓解这些问题。  您是否有任何违反这些准则的行为、尤其是信号间距？

此致、

James

抱歉、Francois、我最初是指 DDR3 JEDEC 标准。  DDR2标准是 JESD79-2F。  DDR2规格中的表23显示了 Vix 交叉点的容差为175mV、而 Vox 规格为125mV。  理想情况下、您的直方图应该是高斯、峰值为0.75V。  您的峰值看起来约为0.8V、异常值超出规格。  检查 VDDQ 和 VREF 上的电压电平、尽管我认为问题最终可能出在您指示的布线和串扰上。

此致、

James

尊敬的 James：

感谢您的澄清、当然没有问题。

关于我们的设计、我已经检查了 DDR 信号之间的间距、我在根据数据表进行检查时看到了违反情况。 由于我们采用了密集设计、因此我们无法在信号之间获得更大的间距。 因此、很可能这是根本原因。 对于写入操作、我们不会遇到任何问题、因为 Sitara 可以减少足够的驱动、但 DDR2器件不支持此功能。

在分析 Sitara 读取的 DQS_p/n 交叉点的影响时、我看到以下参数可能会因交叉点违规导致占空比变化而受到影响：

tDQSCK =+/- 450ps

tDQSQ (最大值)= 300ps
tQH = THP - tQHS、其中 THP =最小值(TCL、TCH)且 tQHS = 300ps

(参数是 DDR2器件的输出参数)

当我测量这些受影响的参数时、结果为通过(在 JEDEC 规范内)。 此外、我们还通过内存测试(也在高温下承受更大压力)测试了我们的平台、但我们观察到运行良好且稳定。

您能详细说明一下吗？ 您是否共享我的分析、或者我是否忽略也会影响 DQS_p/n 交叉点违例的参数

此致、

François μ A

尊敬的 Francois：

违反交叉点的行为实际上只是在设置/保持时间裕度处消失。  由于电路板非常紧凑、时钟速率有些慢、您可能需要使用大量裕度、因此变化的交叉点不会影响您。  控制器将在远离 DQS 交叉点的位置捕获读取的数据。  我认为您的分析是正确的、听起来好像您已经完成了适当的应力测试。

此致、

James