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您好!
以下句子是什么意思?
"对于时钟分频器为1或2的写入突发(GPMC_CONFIG1_I[1-0] GPMCFCLKDIVIDER 字段分别等于0或1)、除 GPMC_CONFIG1_I[19-18] WAITMONITORINGTIME = 0之外的所有配置都支持等待监控。"
TRM 中对此进行了7.1.2.3.8.3.5中的描述。
在某些情况下(例如使用快速 GPMC 时钟(100MHz))、WAIT 函数是否正常工作?
我们的期望如下:
AD 复用16位模式
-虽然 RD/WR 中来自外部的等待信号都有效、但 RD/WR 不会发生、GPMC_CLK 输出会永远发生。
此致、
Nomo
您好、Nomo-San、
这个限制意味着当使用 GPMC CLK 时、在内部 GPMC_FCLK 中进行1分频或2分频、WAIT 信号必须在 WRITEACCESSTIME 之前的至少1个 GPMC CLK 周期内有效(达到建立时间)。 它不能在 WRITEACCESSTIME 之前更改。 WAITMONITORINGTIME 必须> 0。
当 GPMC CLK 使用3分频或4分频时、等待信号可以在与 WRITEACCESSTIME 相同的 GPMC CLK 周期之前生效。
您能否确认写入和读取将是同步的(例如使用时钟)? 如果是异步的、那么等待信号必须在 WRITEACCESSTIME/READACCESSTIME 用于异步传输之前的2个 GPMC CLK 周期内有效。 如果从等待变为有效到 WRITEACCESSTIME/READACCESSTIME 需要更多的时间、则可以增加 WAITMONITORINGTIME。
我相信您列出的2个期望将会得到满足。
AD 复用16位模式-是的
当 WAIT 信号被置为有效时、GPMC_CLK 会永远输出-您可能需要实现软件超时来检测何时从未释放 WAIT 信号。 如果发生这种情况、GPMC 周期不应结束、因此 CLK 不应停止。
是否将使用突发模式(WRITEMULTIPLE 或 READMULTIPLE 设置为1)?
此致、
标记
您好、Mark-San、
感谢您的回复和非常有用的信息。
我们将对 RD/WR 两个模式使用突发模式。
GPMC 将连接到 FPGA、并通过切换 CS 来更改突发访问和单次访问。
(多个 CSS 连接到同一 FPGA 器件。)
此致、
Nomo
您好、Nomo-San、
这一切听起来不错。 请使用 GPMC0_CLK 确认突发写入将是同步的。
猝发写入只能在同步模式下工作(WRITETYPE = 1、写入同步)
此致、
标记
WRITETYPE |
您好、Mark-San、
感谢你的答复。
我们将检查 WRITETYPE = 1、写入同步。
此致、
Nomo