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[参考译文] RTOS/AM3352：MMC/SD 模块的 MMC0_CLK 和 MMC_CMD/DAT 之间的延迟控制

admin
Guru**** 2543450 points
Other Parts Discussed in Thread: SN74CBT3244C, AM3352

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/776651/rtos-am3352-delay-control-between-mmc0_clk-and-mmc_cmd-dat-for-mmc-sd-module

器件型号：AM3352
主题中讨论的其他器件：SN74CBT3244C、

工具/软件：TI-RTOS

您好、香榭丽舍

我们想在 SD 卡和 AM3352 (MMC/SD OUT 引脚)之间插入总线开关(SN74CBT3244C)。

此总线开关用于防止在器件电源 意外下降时向 AM335x 侧提供反向电流。

我们尝试考虑总线开关上的"延迟"。

但是、如果 MMC0_CLK 和 MMC_CMD/DAT 之间发生"延迟"、我们能否在 AM3352上控制此延迟？

如果是、请告诉我们该解决方案。

此致、

Kz777

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    TI__Guru**** 2543450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    SN74CBT3244C 的插入延迟应最小。 但是、我们始终建议通过执行计时分析来验证所有外设接口的时序余量、该分析包括对信号延迟的所有影响。 这包括外部组件和 PCB 信号布线引入的延迟。

     

    每个器件的数据表指定了一个设置和保持时间参数、该参数定义了相对于 CLK 特定边沿的信号必须对同步输入(CMD 和 DAT)有效的时间段。 信号必须在指定的建立时间之前处于有效逻辑电平、并在指定的保持时间之后保持在相同的有效逻辑电平。 产品设计人员需要考虑所连接器件在最坏情况下的输出延迟以及外部组件和 PCB 信号布线插入的延迟、以确认相应器件引脚上每个参数的时序裕度。

     

    AM335x 上提供的唯一延迟控制是通过 SD_HCTL[2] HSpE 位实现的。 当该位清零时、AM35x 将在 CLK 的下降沿转换 CMD 和 DAT 信号；当该位设置为1时、AM35x 将在 CLK 的上升沿转换。

     

    此致、

    Paul