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[参考译文] AM4376:MDIO_CLK 的时钟源

Guru**** 2549940 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/772085/am4376-clock-source-of-mdio_clk

器件型号:AM4376

您好!

请告诉我 MDIO_CLK 的时钟源。
虽然下面对 TRM 进行了说明、但我不知道该说明中"clk frequency (时钟频率)"表示的时钟位置。

表15-253. MDIO_CTRL 寄存器字段说明  

15-0 CLKDIV
时钟分频器。
该域指定 CLK 和 MDIO_CLK 频率之间的分频比。
当 clkdiv 设置为0时、MDIO_CLK 被禁用。
MDIO_CLK 频率= clk 频率/(clkdiv+1)。

此致、
新义郎

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    您好、Shigehiro、

    这应该是来自 CORE_CLKOUTM5 / 2的125MHz MAIN_CLK (PRCM 的 PD_PER_cpsw_125mhz_gclk)。

    另请查看以下 e2e 线程:

    e2e.ti.com/.../462612
    e2e.ti.com/.../629995

    此致、
    帕维尔
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    您好、Pavel、

    感谢您的快速回复。
    我了解到 MDIO_CLK 的时钟源是 CPSW 的125MHz MAIN_CLK。

    此致、
    新义郎