[FAQ] [参考译文] [常见问题解答] 66AK2H14：Keystone II 器件上的 DDR3A 与 DDR3B 和高速缓存一致性

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/810974/faq-66ak2h14-ddr3a-vs-ddr3b-and-cache-coherence-on-keystone-ii-devices

如何在 KeyStone II 器件的 ARM 和 DSP 内核之间对 DDR3A 和 DDR3B 存储器进行分区？

直接连接到 MSMC 的用于 DDR3A 的 EMIF 对 ARM 和 DSP 内核都具有许多优势：

1) 1)对于所有这些器件来说、它比 DDR3B 更近(读取延迟更低)、从而提供了明确的性能优势。 它也是通过 MSMC 实现的高带宽连接。

2) 2) DDR3A 支持8GB 的更大物理地址空间、而 DDR3B 支持2GB 的物理地址空间。 这使用户能够同时定位更大的私有空间和共享空间。

3) 3)对于 ARM 内核、在使用 DDR3A 时 IO/DMA 一致性还具有额外的优势。

4) 4)器件上的非内核主器件可配置为在8GB DDR3A 空间的任何部分访问高达2GB、而 DDR3B 上的固定512MB。

从超集平台的角度来看、存在 DDR3B 有两个原因：

1) 1)为使用小型随机存取的无线协处理器提供支持、这些无线协处理器对于 DDR3 EMIF 来说效率自然会降低。 使用 DDR3B 时、这种低效带宽使用可能会从 DDR3A 中卸载。

2) 2)此处存储的数据将由其他协处理器使用、而不是更远离 DDR3B、更接近 DDR3A 的内核。

2.硬件是否在 A15和 C66x 内核上保持缓存一致性？

• 无论目标存储器 DDR3A 或 DDR3B 如何、A15都始终与 A15保持一致
• C66x 从不与任何其他主器件相干(L2用作 SRAM 时 L1与 L2相干除外)
• 当目标存储器为 MSMC SRAM 或 DDR3A 时、A15与 EDMA 等 IO 保持一致
• MSMC 支持 ARM CorePac L1/L2高速缓存和 EDMA/IO 外设之间的硬件高速缓存一致性、适用于共享 SRAM 和 DDR 空间。 此功能允许芯片上的这些主器件共享 MSMC SRAM 和 DDR 数据空间、而无需使用显式软件高速缓存维护技术。

MSMC 不支持这些空间的存储器一致性：

• EMIF 配置空间
• MSMC 配置空间
• 系统主控端口外设/存储器
• 未直接连接到 MSMC 的任何存储器、例如 DDR3B

DDR3B 随后具有以下相干主器件和支持：

• A15内核和 A15内核-是
• A15内核和 EDMA -否
• A15内核和 C66x 内核-否
• C66x 内核和 C66x 内核-否
• C66x 内核和 EDMA -否